[发明专利]移动窗求和电路

权利要求书

1.一种移动窗求和电路，其特征在于，包括：

先进先出数据缓存器（1），其输入端输入外部数据输入序列Din(n)；

取负模块（2），其输入端与所述先进先出数据缓存器（1）的输出端连接；

加法器（3），其输入端与所述取负模块（2）的输出端连接；

加法器（4），其一个输入端与所述加法器（3）的输出端连接，另一个输入端输入所述外部数据输入序列Din(n)；

寄存器（5），其输入端与所述加法器（4）的输出端连接；其输出端输出数据累加和Delta(n)，并且所述数据累加和Delta(n)被输入到所述加法器（3）的输入端；

其中，当k≤m时，所述输出数据累加和为连续输入的k个外部数据的累加和：                                                

当k＞m时，所述输出数据累加和为当前输入的外部数据与之前输入的连续m-1个外部数据的累加和：

其中，k为连续输入的外部数据的个数，m为所述先进先出数据缓存器（1）的存储深度。

2.如权利要求1所述移动窗求和电路，其特征在于，所述先进先出数据缓存器（1）的存储深度（m）等于移动窗连续累加数据的个数。

3.如权利要求1所述移动窗求和电路，其特征在于，当所述外部数据输入序列的数据序列个数（n）小于或等于所述存储深度（m）时，所述先进先出数据缓存器（1）的输出为0；当所述数据序列个数（n）大于存储深度（m）时，所述先进先出数据缓存器（1）的输出为所述数据序列个数（n）减去所述存储深度（m）。