[发明专利]移动窗求和电路

说明书

技术领域

本发明涉及数字信号处理和数字通信技术领域，尤其是涉及一种移动累加求和电路。

背景技术

移动窗求和电路广泛应用于数字信号处理和数字通信中。在正交频分复用技术（OFDM）等系统中，经过复杂的无线信道，载波信号会发生偏移现象，这会导致系统性能严重下降。由于接收端无法得知接收信号的初始发送时间以及信道造成的相位旋转，需要用最大似然估计（ML—Maximum Likelihood）来估计符号偏移和频率偏移。最大似然估计需要对连续长度为m的数据流进行实时累加求和，可用如图1所示的移动窗来实现最大似然估计。图中，k表示数据编号，在当前时刻，需要对Din[K]到Din[K+m-1]的数据进行累加求和，在下一个时间节拍，数据向前移动一位至Din[K+1]，则需要对Din[k+1]到Din[K+m]的数据进行累加求和。

现有技术中，最大似然估计的基本实现方法可采用如图2所示寄存器链和图3所示华莱士树加法器。使用如图4所示的累加器替代华莱士树，可有效简化加法电路。但该电路中仍存在大移位的寄存器组，电路面积和功耗仍有进一步优化的空间。相比而言，SRAM存储单元的硬件资源消耗要小于寄存器，同时，当移位寄存器向前移动一位时，所有的寄存器都存在翻转的可能，而基于SRAM的FIFO，只需更完成一个数据存储单元的读和写。为进一步减小面积、电路节点翻转、降低功耗，本发明提出用SRAM实现FIFO替代原有结构中的移位寄存器链。

本发明提供一种移动窗求和电路，克服现有技术的以上缺陷，使得移位寄存器链路得以简化，从而有效地减小芯片面积及功耗。

发明内容

本发明的目的在于提供一种移动窗求和电路，用于OFDM接收端同步系统。本发明移动窗求和电路，包括：

先进先出数据缓存器，其输入端输入外部数据输入序列；

取负模块，其输入端与所述先进先出数据缓存器的输出端连接；

加法器，其输入端与所述取负模块的输出端连接；

加法器，其一个输入端与所述加法器的输出端连接，另一个输入端输入外部数据输入序列；

寄存器，其输入端与所述加法器的输出端连接；其输出端输出数据累加和，所述数据累加和输入到所述加法器的输入端；

其中，当k≤m时，所述输出数据累加和为连续输入的k个外部数据的累加和：                                                ；

当k＞m时，所述输出数据累加和为当前输入的外部数据与之前输入的连续m-1个外部数据的累加和：；

其中，k为连续输入的外部数据的个数，m为所述先进先出数据缓存器的存储深度。

其中，先进先出数据缓存器的存储深度（m）等于移动窗连续累加数据的个数。

其中，当所述外部数据输入序列的数据序列个数（n）小于或等于所述存储深度（m）时，所述先进先出数据缓存器的输出为0；当所述数据序列个数（n）大于存储深度（m）时，所述先进先出数据缓存器的输出为所述数据序列个数（n）减去所述存储深度（m），n- m。

本发明移动窗求和电路采用基于SRAM的先进先出数据缓存器(FIFO)替代原有的移位寄存器链路，从而简化了移位寄存器链路，所需的硬件资源得到高效压缩，从而有效地减小芯片面积和功耗。本发明不仅简化了电路，去除了移位寄存器链，避免现有技术结构上的数据寄存器链路，而且当每个新的数据输入时，只需要对SRAM执行一次读和写操作，从而可以减小芯片面积及芯片的功耗。

附图说明

图1为最大似然估计的移动窗求和工作示意图；

图2为现有技术中用于最大似然估计的移位寄存器的电路结构图；

图3为现有技术中用于最大似然估计的华莱士树加法器的电路结构图；

图4为现有技术中用于最大似然估计的移动求和器的电路结构图；

图5为本发明移动窗求和电路的电路结构图；

图6为当外部数据输入序列的数据序列个数n小于存储深度m时，本发明移动窗求和电路的等效电路结构图。

具体实施方式

以下结合附图和实施例进一步详细阐述本发明。以下实施例并不是对本发明的限制。在不背离发明构思的精神和范围下，本领域技术人员能够想到的变化和优点都被包括在本发明中。

本实施例移动窗求和电路包括先进先出数据缓存器1、取负模块2、加法器3、加法器4、寄存器5。