[发明专利]一种集成电路的测试方法及一种集成电路

说明书

技术领域

本发明涉及集成电路技术领域，尤其涉及集成电路的测试方法及一种集成电路。

背景技术

集成电路特征尺寸现已进入纳米尺度，片上晶体管数目已达到十亿量级，芯片工作频率已升至吉赫兹范围，要完成一个电路的测试所需要的人力和时间也变得非常巨大，测试已成为集成电路设计制造链中最具有挑战性的环节之一。集成电路测试就是向待测电路施加测试矢量并捕获测试响应，比较实际响应与期望响应之间是否存在差异，如果存在差异则表明被测电路有故障，其主要目的是找出存在缺陷的芯片。

为了降低集成电路测试的复杂度和测试成本，并且提高测试质量，20世纪70年代提出可测试性设计(DFT，Design for Testability)的概念，其中，基于扫描的测试方法是一项被工业界广泛采用的DFT技术。它是指将电路中的普通触发器(FF，Flip Flop)替换为具有扫描能力的扫描触发器。扫描触发器最常用的结构是多路器扫描触发器(SFF，Scan Flip-Flop)，即它在普通触发器的输入端口加上一个多路器(MUX)，如图1所示。当扫描使能信号SE(Scan Enable)有效时，触发器为扫描输入；而当SE无效时，触发器为正常的功能输入。

基于扫描的测试方法包括全扫描设计和部分扫描设计。全扫描设计是指将被测电路(CUT，Circuit Under Test)中的时序单元如触发器和锁存器等，全部转换为扫描触发器SFF，然后将这些扫描触发器级联成扫描链，扫描链中每一个时序单元的数据输入端口作为一个外部输出端口以观测电路的响应，称之为伪输出端口(PPO，Pseudo Primary Output)，而各时序单元的数据输出端口都作为一个外部输入端口用来加载测试矢量，称之为伪输入端口(PPI，Pseudo Primary Input)，测试矢量串行移入扫描链并且测试响应串行移出扫描链，从而将复杂的时序测试生成问题转化为较简单的组合测试生成问题，不仅可以降低测试矢量生成的复杂度，还能提高故障覆盖率(Fault Coverage)。

如图2所示为未经全扫描设计的被测电路CUT的示意图，其寄存器单元以D触发器的形式实现。将这些D触发器转换为扫描触发器SFF后，链状连接这些扫描触发器，如图3所示，形成经过扫描设计后的待测电路。图3所示电路通过扫描使能信号(SE，Scan Enable)进行输入选择，将电路的工作状态分为正常功能状态和测试状态。在测试状态下，从ATE(Automatic Test Equipment，自动测试设备)传输过来的测试矢量在测试时钟CLK作用下，逐帧填充扫描链中的SFF。待全部SFF单元填充完毕后，电路进入正常工作状态；工作完成后，捕获电路状态值，捕获到的触发器状态值称为测试响应，测试响应将被串行地移出SFF到达芯片的引脚，通过和已存储的期望结果进行比较，从而确定芯片是否包含故障。

随着器件特征尺寸不断减小，集成电路的规模不断扩大，时序电路中所含的触发器数量呈指数增长。现在一个中等规模的时序电路通常包含几千个甚至上万个触发器。如此大量的触发器，使得采用全扫描设计的测试存在问题：用于测试矢量的移位输入和测试响应的移位输出的时间很长，占总测试时间的比重很大。

为了提高速度，工业界通常的做法是：截断扫描链，采用多扫描链的设计方式。但这种解决方法不能够从根本上解决串行移位数据输入输出耗时长的问题，同时还带来额外测试引脚的开销。此外，全扫描设计将时序电路转变为组合电路进行测试，这虽然能够有效地测试静态故障(Static Fault)，却不能够测试到时序故障(Timing Fault)，例如延迟故障(Delay Fault)。

发明内容

本发明所要解决的主要技术问题是，提出一种数字集成电路的测试方法，能够有效降低移位输入和移位输出的时间，从而节省测试成本，同时还能兼顾时序故障的检测。

为解决上述技术问题，本发明提供一种测试集成电路的方法，采用基于扫描的测试方法，包括：测试开始时，扫描使能信号有效，扫描触发器连接为链状而构成移位寄存器，将一组测试输入矢量通过所述移位寄存器提供给集成电路；当该组测试输入矢量提供完毕时，所述扫描使能信号变为无效，使所述集成电路按预定条件循环工作多个周期，直至满足预定循环终止条件时，循环终止；当循环终止时，所述扫描使能信号变为有效，将所述集成电路循环终止时的输出作为测试输出矢量通过所述移位寄存器移出。