[发明专利]降低寄存器堆的最小工作电压的方法和系统

说明书

技术领域

本发明涉及寄存器堆，更具体但非排他来说，涉及降低寄存器堆的最小工作电压的方法和系统。

背景技术

在例如寄存器堆阵列等存储器阵列中，存储器阵列的最小工作电压(VCC_min)通常由存储器阵列的写和/或读操作来限制。这归因于存储器阵列中的N沟道金属氧化物半导体场效应晶体管(MOSFET)(NMOS)器件与P沟道MOSFET(PMOS)器件之间的争用。争用对采用存储器阵列的系统造成问题，特别是当存储器阵列的VCC_min限制整个系统的VCC_min时。

图1示出寄存器堆位单元110中的现有技术共享PMOS方案100。寄存器堆位单元110示出寄存器堆中的位单元之一。寄存器堆位单元110具有交叉耦合晶体管111、112、113和114。晶体管115和116允许分别存取互补位(bitx)节点122和位节点120。位节点120和bitx节点122分别存储寄存器堆位单元110的位值和互补位值。当写字线140启用晶体管115和116时，写输入130允许经由写位线150和互补位线155将数据写到寄存器堆位单元110。当读字线160启用晶体管118时，位节点120的值能够经由读位线170、使用晶体管117和118来读取。

PMOS晶体管119连接到PMOS晶体管111和112，并且还与其它寄存器堆位单元中的其它PMOS晶体管连接或共享。PMOS晶体管119削弱PMOS晶体管111和112的上拉强度，并且改进写干扰比，即，NMOS晶体管115的强度与PMOS晶体管111和119的有效强度之比。

但是，随着晶体管的尺寸变得越来越小，现有技术共享PMOS方案100无法跟上寄存器堆的VCC_min的降低。NMOS晶体管115和116的尺寸能够增加以改进写干扰比，但位单元的面积会必须增加。

发明内容

本申请提供一种设备，包括：耦合到多个寄存器堆位单元的电路，响应至所述多个寄存器堆位单元的输入数据而降低所述多个寄存器堆位单元的最小工作电压。

本申请还提供一种设备，包括：具有一个或多个位单元的寄存器堆；以及与所述寄存器堆耦合的逻辑，至少部分根据至所述寄存器堆的输入数据信号来减小每个位单元中的N沟道金属氧化物半导体场效应晶体管(MOSFET)(NMOS)器件与P沟道MOSFET(PMOS)器件之间的争用。

本申请又提供一种方法，包括：减小寄存器堆的每个位单元中的N沟道金属氧化物半导体场效应晶体管(MOSFET)(NMOS)器件与P沟道MOSFET(PMOS)器件之间的争用，而不增加每个位单元的面积。

附图说明

通过以下对主题的详细描述，本发明的实施例的特征和优点将变得显而易见，其中：

图1示出寄存器堆位单元中的现有技术共享PMOS方案100；

图2示出根据本发明的一个实施例、降低寄存器堆的最小工作电压的逻辑的框图；

图3示出根据本发明的一个实施例、降低寄存器堆的最小工作电压的电路图；以及

图4示出根据本发明的一个实施例、实现本文所公开的方法的系统。

具体实施方式

通过附图、作为举例而不是限制来说明本文所述的本发明的实施例。为了说明的简洁和清楚起见，图中所示的元件不一定按比例绘制。例如，为了清楚起见，一些元件的尺寸可能相对于其它元件经过放大。另外，在认为适当的情况下，附图中重复参考标号，以表示对应或相似的元件。说明书中提到本发明的“一个实施例”或“实施例”表示结合该实施例所述的具体特征、结构或特性包含在本发明的至少一个实施例中。因此，词语“在一个实施例中”在本说明书的各个位置的出现不一定都表示同一个实施例。

根据本发明的一个实施例，本发明的实施例提供降低寄存器堆的最小工作电压而不增加寄存器堆的每个位单元的面积的方法和系统。在本发明的一个实施例中，寄存器堆耦合到在寄存器堆的写和/或读操作期间减小寄存器堆的每个位单元中的NMOS器件与PMOS器件之间的争用的逻辑。通过这样做，寄存器堆能够工作在较低的最小工作电压。

在本发明的一个实施例中，该逻辑削弱每个寄存器堆位单元中的PMOS器件的上拉强度，并且它改进写干扰比，即，NMOS器件的强度与PMOS器件的有效强度之比。通过高写干扰比，增加写操作完成的概率。在本发明的一个实施例中，减小争用的逻辑根据至寄存器堆的输入数据信号来执行。这允许该逻辑由至寄存器堆的输入数据来驱动或控制。