[发明专利]显示装置的内存架构及其控制方法

说明书

【技术领域】

本发明是有关于一种内存架构及其控制方法，且特别是有关于 一种显示装置的内存架构及其控制方法。

【背景技术】

随着显示技术的快速发展，显示数据存储器(Display Data RAM， DDRAM)的设计愈显重要。DDRAM是一种显示装置内建的内存架构。 此种内存的存取速度影响了显示装置的效能。

为了提高存取速度，DDRAM通常会配合仲裁器(arbiter)来分配 各种操作的进行顺序。换言之，当有多个写入操作及/或读取操作同 时进行时，即所谓的碰撞发生时，仲裁器会适当地分配各个操作的 处理顺序，一般是将部分的操作延迟。

举例来说，请参照图1，其绘示传统显示装置的信号的时序图。 仲裁器依据一组输入信号WREQ、WADR、DREQ、DADR产生一组输出信 号WREQ_A、DREQ_A、ADR_A。写入信号WREQ及地址信号WADR用来 进行写入操作；显示信号DREQ及地址信号DADR用来进行显示操作。 于此例中，如仲裁器所产生的地址信号ADR_A所示，写入操作占了 仲裁器的二个写读周期如时段P1，而显示操作则占了仲裁器的三个 写读周期如时段P2。于时间t1时，写入信号WREQ出现脉冲，配合 其写入地址信号WADR所指定的地址[0]，仲裁器会进行地址[0]的写 入操作。于时间t2时，显示信号DREQ出现脉冲，配合其显示地址 信号DADR所指定的地址[a]，仲裁器会进行地址[a]的显示操作。然 而，由于前一个地址[0]的写入操作尚未完成，即碰撞发生，故仲裁 器会将时间t2时地址[a]的显示操作延迟至时间t3时进行。相仿地， 地址[1]的写入操作会延迟至时间t4时执行，而地址[2]的写入操作 会延迟至时间t5时执行。然而，于时间t5至t6之间，仲裁器的处 理速度无法负荷，而遗失部分的操作，如遗失地址[b]的显示操作。

由上述说明可知，当DDRAM以单笔画素(pixel)为单位来进行 数据的存取时，DDRAM的速度取决仲裁器的写读周期。于此种情况 下，若仲裁器在高速写入状态下读取或显示数据，将会因遇到碰撞 导致读取或写入操作不断地向后延迟，而造成读取或写入操作的遗 失。再者，对大容量的DDRAM而言，会有因信号走线增长的关系而 使负载增加的问题。此问题造成时间边际变小，且在高速写入下会 有存取失败的问题。

【发明内容】

本发明系有关于一种显示装置的内存架构及其控制方法，利用 多个仲裁器的架构而使得内存的数据可以高速存取。

根据本发明的一方面，提出一显示装置的内存架构及其控制方 法。内存架构包括一显示数据存储器及一内存控制器。显示数据存 储器包括N个子内存及N×M个仲裁器。N为正整数，M为大于等于 2的正整数。每一个子内存包含依地址所划分的M个内存区块。每M 个仲裁器分别耦接至每一个子内存中的M个内存区块。内存控制器 耦接至N×M个仲裁器。内存控制器依据一组输入请求信号及输入地 址信号产生N×M组输出请求信号及输出地址信号并分别传送至N× M个仲裁器，以依序控制N×M个仲裁器的操作。

根据本发明的另一方面，提出一种控制方法，适用于一显示装 置的一内存架构。内存架构包括一显示数据存储器。显示数据存储 器包括N个子内存及N×M个仲裁器，其中N为正整数，M为大于等 于2的正整数。此方法包括多个步骤。接收一组输入请求信号及输 入地址信号。依据此组输入请求信号及输入地址信号产生N×M组输 出请求信号及输出地址信号。分别传送N×M组输出请求信号及输出 地址信号至该N×M个仲裁器，以依序控制N×M个仲裁器的操作， 每M个仲裁器分别耦接至每一个子内存中依地址所划分的M个内存 区块。

为了对本发明的上述及其它方面有更佳的了解，下文特举较佳 实施例，并配合所附图式，作详细说明如下。

【附图说明】

图1绘示传统显示装置的信号的时序图。

图2绘示依照本发明一实施例的控制方法的流程图。

图3绘示依照本发明一实施例的显示装置的一例的方块图。

图4A及图4B分别绘示为图3的内存控制器的输入及输出信号 的一例的时序图。

图5A及图5B绘示依照图3的仲裁器的输入及输出信号的一例 的时序图。

图6绘示乃8×8的显示区域的分区的一例的示意图。

图7绘示乃图6的显示区域中各笔画素的排列的一例的示意 图。