[发明专利]沟槽隔离结构及其制作方法无效

申请号：	201110087255.2	申请日：	2011-04-08
公开（公告）号：	CN102184885A	公开（公告）日：	2011-09-14
发明（设计）人：	永福	申请（专利权）人：	上海先进半导体制造股份有限公司
主分类号：	H01L21/762	分类号：	H01L21/762;H01L29/06
代理公司：	上海专利商标事务所有限公司 31100	代理人：	陈亮
地址：	20023***	国省代码：	上海;31
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摘要：
搜索关键词：	沟槽隔离结构及其制作方法
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【说明书】：

技术领域

本发明涉及半导体制造技术领域，具体来说，本发明涉及一种沟槽隔离结构及其制作方法。

背景技术

随着半导体微细加工技术的飞速发展，集成电路(IC)的集成度和复杂度越来越高。特别是最近发展较快的BCD(Bipolar、CMOS、DMOS)工艺，在同一芯片内集成了低电压、低功耗的逻辑电路(Logic IC)和工作电压较高的功率器件(Power Device)，使得不同工作电压的器件之间的电学隔离变得更加重要。

图1为现有技术中普遍使用的一种传统的PN结隔离技术的剖面结构示意图。如图所示，在P型半导体衬底100上形成有N型外延层101，在该N型外延层101上分别形成有双极型晶体管的基极102、集电极103和发射极104，其中发射极104形成于基极102的区域内。在上述双极型晶体管的左右两侧分别还设置有一个深P阱105，所述深P阱105的深度一直延伸到P型半导体衬底100，用于将该双极型晶体管与其他不同工作电压的电路器件电学隔离开来。在不同的实际应用中，还可以在上述双极型晶体管的左右两侧分别设置两个或者更多个深P阱105，来进一步获得更佳的电学隔离效果。

在上述隔离技术中，需要进行较长的热处理过程来将深P阱105和P型半导体衬底100上下串通起来，否则不能进行电学隔离。另外，该传统的PN结隔离技术还会占用较大的芯片横向面积，所占用的芯片横向面积的大小依赖于隔离电压的需求，隔离电压越大则用于隔离所需的芯片横向面积也越大，增加了制造成本。

而图2为现有技术中一个基于SOI(Silicon On Isolation，绝缘体上硅)工艺的通过二氧化硅层填充沟槽技术来实现智能功率集成电路(Smart Power IC)横向隔离的剖面结构示意图。如图所示，在硅衬底200上形成有二氧化硅绝缘层201，在该绝缘层201上再通过例如外延法形成有硅顶层202。然后，在硅顶层202中分别刻蚀两个沟槽203，该沟槽203的底部与绝缘层201直接接触，于是智能功率集成电路的器件就可以制作在绝缘层201之上、两个沟槽203之间的区域中了。

但是SOI工艺本身的成本比较昂贵，并且SOI技术还存在一些缺点，比如对于工作电压较高的开关器件，背栅效应的影响较大。如果为了减少背栅效应而加厚SOI的二氧化硅绝缘层，则又会影响功率器件的散热效果，从而导致功率器件的失效。

因而，现在发展迅速的智能功率集成电路需要更合适的隔离技术来完成不同工作电压的器件之间的电学隔离。

发明内容

本发明所要解决的技术问题是提供一种沟槽隔离结构及其制作方法，能够利用较小的芯片横向尺寸，完成不同工作电压的器件之间的电学隔离，具体工艺也比较简单，有效地降低了生产成本。

为了解决上述技术问题，本发明提供一种沟槽隔离结构的制作方法，包括步骤：

提供半导体衬底，其上依次形成有与所述半导体衬底类型相反的埋层和第一外延层；

在所述第一外延层上形成一定厚度的掩模层，作为刻蚀沟槽的硬掩模；

在所述掩模层上旋涂光刻胶、光刻并显影，露出需要刻蚀沟槽的位置；

依次刻蚀所述掩模层、第一外延层、埋层和半导体衬底，形成隔离沟槽，所述沟槽一直延伸到所述半导体衬底中；

对整个晶圆进行热处理，修复之前在沟槽刻蚀过程中引入的晶体缺陷；

用湿法刻蚀法去除上述热处理过程中在所述沟槽内生长的氧化层；

在所述沟槽内淀积第二外延层，其与所述半导体衬底的类型相同，所述第二外延层完全填充所述沟槽后与所述半导体衬底相连接。