[发明专利]半导体元件及其制造方法

说明书

技术领域

本发明涉及一种半导体元件及其制造方法，特别是涉及一种非挥发性记忆体及其制造方法。

背景技术

非挥发性记忆体例如可电擦除可程序化只读记忆体(EEPROM)是不会因电源供应中断而使储存在其中的资料消失的记忆体，其可进行多次资料的程序化、读取、擦除等动作，因而广泛用于各种个人电脑和电子设备。

随着集成电路的迅速发展，元件积集度的要求愈来愈高，而随着线宽的缩减，短通道效应的影响将会更加显著。为了避免短通道效应的产生，必须尽可能地减少源极以及漏极掺杂区的深度以及浓度，也就是浅接面(shallower junction depth)以及淡掺杂的源极以及漏极掺杂区。然而，这么一来，势必会导致源极以及漏极掺杂区阻值过高，造成记忆体元件的读取电流变小，而影响其效能。此外，对于逻辑元件而言，源极以及漏极掺杂区电阻值过高也会减损其驱动电流。

由此可见，上述现有的非挥发性记忆体及其制造方法在产品结构、制造方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的半导体元件及其制造方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。

发明内容

本发明的目的在于，克服现有的半导体元件及其制造方法存在的缺陷，而提供一种新的半导体元件及其制造方法，所要解决的技术问题是使其可以避免短通道效应的产生并且可以降低源极以及漏极掺杂区的阻值，非常适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体元件，包括基底、具有第一导电型的第一掺杂区、具有第二导电型之的第二掺杂区、栅极以及介电层。具有第一导电型的第一掺杂区位于基底中，第一掺杂区中具有沟渠。具有第二导电型的第二掺杂区，位于上述沟渠底部，将上述第一掺杂区分隔成分离的两个源极或漏极掺杂区，上述源极掺杂区与上述漏极掺杂区之间为通道区。栅极位于上述沟渠之中。介电层位于上述栅极与上述沟渠的上述基底之间。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的半导体元件，其中各源极或漏极掺杂区从上述沟渠的底部接近底角之处沿着沟渠的侧壁延伸至上述基底的表面。

前述的半导体元件，其中所述的第二掺杂区包括两个深度不同的第一区域与第二区域，其中远离上述沟渠底部的上述第二区域的面积大于一接近上述沟渠底部的上述第一区域的面积，使上述源极或漏极掺杂区成阶梯状。

前述的半导体元件，还包括间隙壁，位于上述沟渠的侧壁的上述介电层与上述基底之间。

前述的半导体元件，其中所述的第二掺杂区从上述沟渠的底部延伸至沟渠的侧壁接近底角之处，使各源极或漏极掺杂区未包覆上述沟渠的底部以及底角，而从上述沟渠的侧壁延伸至上述基底的表面。

前述的半导体元件，还包括一半导体层，完全覆盖上述源极或漏极掺杂区并与之接触。

前述的半导体元件，其中所述的半导体层包括掺杂单晶硅层、掺杂多晶硅层、掺杂磊晶硅层、掺杂硅化锗层或其组合。

前述的半导体元件，还包括金属硅化物层位于上述半导体层上。

前述的半导体元件，还包括硬罩幕层，位于上述半导体层上。

前述的半导体元件，还包括硬罩幕层，位于上述源极或漏极掺杂区上。

前述的半导体元件，其中所述的介电层更延伸位于上述源极或漏极掺杂区上。

前述的半导体元件，其中所述的栅极更延伸覆盖于上述源极或漏极掺杂区上方。

前述的半导体元件，其中所述的半导体元件为金属氧化物半导体晶体管，上述介电层为栅介电层。

前述的半导体元件，其中所述的半导体元件为非挥发性记忆胞，上述介电层为穿隧介电层。

前述的半导体元件，其中所述的栅极为浮置栅，且更包括控制栅与栅间介电层。控制栅位于上述浮置栅上方。栅间介电层位于上述浮置栅与上述控制栅之间。

前述的半导体元件，其中所述的浮置栅凸出于上述基底的表面上。

前述的半导体元件，其中所述的浮置栅、上述栅间介电层以及上述控制栅更延伸至上述源极或漏极掺杂区上方。

前述的半导体元件，其中所述的浮置栅的表面为平坦表面或具有凹槽的表面。

前述的半导体元件，还包括电荷储存介电层，位于上述穿隧介电层与上述栅极之间。