[发明专利]互连结构形成方法

说明书

技术领域

本发明的实施例涉及半导体技术领域，更为具体的，本发明的实施例涉及一种互连结构形成方法。

背景技术

半导体制造工艺是一种平面制造工艺，其在同一衬底上形成大量各种类型的复杂器件，并互相连接以具有完整的电子功能。在这一制造过程中，常需要在衬底上形成大量的沟槽，以通过填充金属形成金属互连结构。

随着对超大规模集成电路高集成度和高性能的需求逐渐增加，半导体技术向着更小特征尺寸的技术节点发展，而芯片的运算速度明显受到金属导电所造成的电阻电容延迟的影响。为了改善集成电路的性能，一方面利用具有低电阻率、优良抗电迁移能力等优点的铜代替铝作为半导体内的金属互连线可降低金属互连线电阻。

另一方面，利用低介电常数介电层或是超低介电常数介电层作为金属层间介电层，可以有效降低电容。铜互连技术搭配低介电常数材料所构成的金属层间介电层(inter metal dielectric，IMD)是目前最受欢迎的互连结构工艺组合，其能够有效改善电阻电容延迟的现象，势必将成为下一代半导体工艺的标准互联技术之一。

现有技术中一种互连结构形成方法的流程示意图如图1所示，包括：S101，提供半导体衬底，所述半导体衬底上形成有介质层，所述半导体衬底上的介质层依次包括阻挡层、低介电常数层间介质层、保护层和硬掩模层；S103，刻蚀所述半导体衬底上的介质层，以形成沟槽；S105，在沟槽内填充金属铜，所述金属铜填满沟槽并覆盖沟槽两侧的硬掩模层；S107，采用化学机械研磨对所述金属铜和介质层平坦化，至暴露出所述低介电常数层间介质层。在公开号为CN101752298A的中国专利申请中，公开了更多关于互连结构形成方法。

然而，工艺中发现，通过上述方法所形成的互连结构的电阻电容延迟过大，从而造成半导体器件性能不够好。

发明内容

本发明的实施例解决的问题是提供一种互连结构形成方法，以解决现有互连结构的电阻电容延迟过大的问题。

为解决上述问题，本发明提供了一种互连结构形成方法，包括：

提供半导体衬底，所述半导体衬底表面依次形成有阻挡层、低介电常数层间介质层、覆盖介质层；

依次刻蚀所述覆盖介质层、低介电常数层间介质层，直至暴露所述阻挡层，形成沟槽；

去除所述覆盖介质层，直至暴露所述低介电常数层间介质层；

向低介电常数层间介质层掺入碳元素。

可选地，所述向所述低介电常数层间介质层掺入碳元素包括：在去除所述覆盖介质层之后，向所述低介电常数层间介质层掺入碳元素。

可选地，所述向所述低介电常数层间介质层掺入碳元素包括：在形成低介电常数层间介质层之后，形成覆盖介质层之前，向所述低介电常数层间介质层掺入碳元素。

可选地，所述低介电常数层间介质层由甲基二乙氧基硅烷和松油烯形成。

可选地，形成所述低介电常数层间介质层的步骤包括，对由甲基二乙氧基硅烷和松油烯形成的低介电常数层间介质层进行紫外光固化处理。

可选地，向所述的低介电常数层间介质层掺入碳元素的方法是离子注入或者等离子体掺杂。

可选地，向所述的低介电常数层间介质层掺入的是碳原子或含碳的分子。

可选地，向所述的低介电常数层间介质层掺入C₇H_x或者C₁₆H_x。

可选地，采用离子注入的方法向所述的低介电常数层间介质层掺碳的工艺中，注入的能量为200eV-20keV，注入的剂量为1E13-1E16原子/平方厘米。

可选地，还包括，去除与所述沟道位置对应的阻挡层，以及形成填充满所述沟槽的金属层。

与现有技术相比，本发明的实施例具有以下优点：本发明在形成沟槽后，向低介电常数层间介质层掺入碳元素，所掺入的碳元素可以补偿在形成金属互连结构工艺中造成的低介电常数层间介质层的碳离子流失，从而降低了低介电常数层间介质层的介电常数值，进一步提高了半导体器件的性能。

附图说明

图1是现有技术中一种互连结构形成方法的流程示意图；

图2是本发明的实施例所提供的互连结构形成方法的流程示意图；

图3至图8是本发明的实施例所提供的互连结构形成方法的剖面示意图。

具体实施方式