[发明专利]一种用于双刻蚀阻挡层技术的应变硅工艺集成方法

说明书

技术领域

本发明涉及一种微电子技术领域，尤其涉及一种用于双刻蚀阻挡层技术的应变硅工艺集成方法。 

背景技术

随着纳米加工技术的迅速发展,晶体管的特征尺寸已进入纳米级。通过等比例缩小的方法提高当前主流硅CMOS器件的性能受到越来越多物理、工艺的限制。为了使集成电路技术能延续摩尔定律所揭示的发展速度,必须开发与硅工艺兼容的新材料、新结构和新性质。近年来,应变硅技术由于在提高CMOS器件性能方面的卓越表现而备受关注。目前，业界存在3代应力硅集成技术，即第一代单刻蚀阻挡层技术的应变硅工艺集成技术、第二代双刻蚀阻挡层技术的应变硅工艺集成技术、第三代锗/硅源/漏嵌入式应变硅工艺集成技术。目前，第一代技术已普遍应用于65nm-45nm工艺生产中，但由于此项技术仅能增强单一一种器件无法整体提高CMOS的全面性能故可延展性不强。第二代技术，即双刻蚀阻挡层技术的应变硅工艺集成技术，通过在沟道中引入适当的压应力和张应力能分别提高PMOS的空穴迁移率和NMOS的电子迁移率，由于能够分别对NMOS和PMOS进行单独优化，可以进一步提升器件的性能，所以此种方式能够延伸至40nm以下。但是，由于压应力和张应力薄膜无法一次性完成淀积，因此导致需要两次单独的薄膜淀积，进而产生了两种薄膜交叠区域的产生。交叠区域的刻蚀阻挡层比单一区域的刻蚀阻挡层厚，非常不利于后续的接触孔刻蚀，极易导致接触孔刻蚀不通的情况产生，将直接影响产品合格率。 

发明内容

本发明提供一种用于双刻蚀阻挡层技术的应变硅工艺集成方法，通过将双刻蚀阻挡层两层薄膜交界重叠区域的接触孔刻蚀与单一层刻蚀阻挡层薄膜区域的接触孔刻蚀分离单独操作，有效地避免不同区域的刻蚀差异问题，防止双刻蚀阻挡层两层薄膜在交界区域重叠极易导致后续接触孔刻蚀不通的问题。 

为了实现上述目的，本发明采取的技术方案为： 

一种用于双刻蚀阻挡层技术的应变硅工艺集成方法，其中，在一半导体器件所包含的NMOS晶体管栅电极外、侧墙隔离层之上及其器件离子注入区域上覆盖一层第一应力膜，在半导体器件所包含的PMOS晶体管栅电极外、侧墙隔离层之上及其器件离子注入区域上覆盖一层第二应力膜，其中所述第一应力膜和所述第二应力膜有交界的重叠区域；在覆盖重叠区域的绝缘氧化层薄膜及所述重叠区域进行刻蚀，形成贯穿绝缘氧化层薄膜及重叠区域的第一类通孔；之后，刻蚀覆盖PMOS器件、NMOS器件有源区之上的第一应力膜、第二应力膜及绝缘氧化层薄膜，并同时蚀刻覆盖NMOS晶体管栅电极的第一应力膜和覆盖PMOS晶体管栅电极的第二应力膜及绝缘氧化层薄膜，形成分别接触NMOS晶体管栅电极、PMOS晶体管栅电极、PMOS器件有源区、NMOS器件有源区第二类通孔。

本发明的进一步实施例中，所述第一应力膜为覆盖NMOS晶体管栅电极外、侧墙隔离层及其器件离子注入区域上的张应力膜。 

本发明的进一步实施例中，所述第二应力膜为覆盖PMOS晶体管栅电极外、侧墙隔离层及其器件离子注入区域上的压应力膜。 

本发明的进一步实施例中，在覆盖所述第一应力膜、所述第二应力膜绝缘氧化层薄膜及绝缘氧化层薄膜上进行光刻。 

本发明的进一步实施例中，之后，在覆盖所述第一应力膜、所述第二应力膜绝缘氧化层薄膜及绝缘氧化层薄膜上进行刻蚀。 

本发明的进一步实施例中，最后，将刻蚀形成的第二类通孔进行清洗。 

本发明的进一步实施例中，将所述第二类通孔进行第二次的光刻、刻蚀和清洗。 

本发明的进一步实施例中，在覆盖所述第一应力膜和所述第二应力膜有交界的重叠区域上进行淀积。 

本发明的进一步实施例中，在覆盖所述第一应力膜和所述第二应力膜有交界的重叠区域绝缘氧化层薄膜及其绝缘氧化层薄膜上进行光刻。 

本发明的进一步实施例中，之后，在覆盖所述第一应力膜和所述第二应力膜有交界的重叠区域绝缘氧化层薄膜及其绝缘氧化层薄膜上进行刻蚀。 

本发明的进一步实施例中，最后，将刻蚀形成的第一类通孔进行清洗。 

本发明的进一步实施例中，将所述第一类通孔进行第二次的光刻、刻蚀和清洗。 

本发明由于采用了上述技术，使之具有的积极效果是： 

（1）通过将双刻蚀阻挡层两层薄膜交界重叠区域的接触孔刻蚀与单一层刻蚀阻挡层薄膜区域的接触孔刻蚀分离单独操作，避免不同区域的刻蚀差异问题。

（2）同时，防止了双刻蚀阻挡层两层薄膜在交界区域重叠极易导致后续接触孔刻蚀不通的问题。 

附图说明