[发明专利]包含绝缘体上硅结构体中的场效应晶体管的半导体器件

说明书

技术领域

本发明涉及绝缘体上硅结构体中的场效应晶体管的制造，具体而言，涉及包含可共享功能区的密集装配的场效应晶体管的系统芯片(system-on-chip)。 

背景技术

绝缘体上半导体(SeOI)，特别是绝缘体上硅(SOI)半导体器件在当前和未来的半导体制造中，例如在互补型金属氧化物半导体(CMOS)技术的情况中，越来越引人注意。在现代集成电路中，在单芯片区域上形成数量极多的独立电路元件，例如CMOS、NMOS、PMOS元件形式的场效应晶体管、电阻器和电容器等。通常，随着每一代新的电路的引入，这些电路元件的特征尺寸不断减小，从而提供在速度和/或能耗方面的性能改善的现有集成电路。晶体管尺寸的减小是不断改善复杂集成电路(如CPU)的器件性能中的一个重要方面。尺寸的减少通常带来通断速度的提高，从而增强信号处理性能。 

利用CMOS技术制造复杂集成电路的过程中，将数百万个晶体管(即，n-通道晶体管和p-通道晶体管)形成于包含晶体半导体层的基片上。晶体管元件是高度复杂集成电路中的主要电路元件，高度复杂集成电路基本决定了这些器件的整体性能。 

无论所考虑的是n-通道晶体管还是p-通道晶体管，MOS晶体管均包含所谓的pn结，所述pn结由高度掺杂的漏极和源极区与设置在漏极区和源极区之间的相反掺杂或弱掺杂的通道区的界面形成。通道区的导电性，即，导电通道的驱动电流能力由在通道区附近形成并与其以薄绝缘层隔开的栅电极控制。在由于对栅电极施加适当的控制电压而形成导电通道时，通道区的导电性取决于掺杂剂浓度、大多数电荷载体的迁移率，并且对于通道区在晶体管宽度方向的给定延伸，所述导电性还取决于源极区和漏极区之间的距离，该距离也称为通道长度。 

由于电路元件尺寸的降低，不仅可以增加各晶体管元件的性能，还可以改善其装 配密度，从而提供了在给定芯片区域中引入更多功能性的可能。为此，已开发了高度复杂的电路，该高度复杂的电路可以包括不同类型的电路，例如模拟电路和数字电路等，从而在单芯片上提供整个系统(SoC)。 

然而，晶体管尺寸的不断缩小涉及了多个与其相关的问题，必须解决这些问题才能够不过度地抵消MOS晶体管通道长度的不断减小而获得的益处。这方面的一个主要问题是提供漏极区和源极区以及与其连接的任何触点中的低的片层和触点电阻率(low sheet and contact resistivity)，并保持通道可控制性。例如，降低通道长度可能必须增加栅和通道区之间的电容耦联，而这可能需要更小厚度的栅绝缘层。当前，二氧化硅类栅绝缘层的厚度为1纳米～2纳米，其中进一步减小厚度就电流泄露而言可能较不理想，当栅电介质厚度减小时电流泄露通常呈指数上升。 

然而，常用于制造栅电极的栅电介质和多晶硅的界面特征在于影响均匀掺杂剂分布并导致较差附着性以及可靠性变差的晶界。此外，考虑到电路元件尺寸的不断减小并且尽管工程学最近有所进展，仍然需要更紧密构造的具有不同性能的晶体管元件。 

基于上述内容，本公开涉及半导体器件的制造方法，和其中晶体管可以以空间有效的方式形成并且在栅电介质-栅电极界面方面性质得到改善的半导体器件。 

发明内容

为了达到上述目的，提供了一种如权利要求1所述的半导体器件，所述半导体器件包含 

绝缘体上半导体、特别是绝缘体上硅SOI结构体，所述结构体含有基片、所述基片上的氧化物层(BOX层)和所述氧化物层上的半导体层、特别是单晶硅层；以及 

场效应晶体管FET，其中所述FET包含 

所述基片中的通道区； 

作为所述绝缘体上半导体结构体的所述氧化物层的至少一部分的电介质；和 

至少部分地作为所述绝缘体上半导体结构体的半导体层的第一部分的栅。 

在一个具体实施方式中，所述电介质是栅电介质，并且所述栅是栅电极、特别是可以还包含的多晶硅层的栅电极，所述多晶硅层处于至少部分地形成所述栅的绝缘体上半导体结构体(例如SOI结构体)的半导体层(例如，单晶硅层)的第一部分上。 

下文中，将描述包含单晶层的SOI结构体。不过，应该理解的是，本发明可以涵 盖不限于硅的任何绝缘体上半导体结构体。