[发明专利]UMOS晶体管及其形成方法

说明书

技术领域

本发明涉及半导体器件的形成方法，特别涉及UMOS晶体管及其形成方法。

背景技术

随着半导体技术的不断发展，功率器件(Power Device)作为一种新型器件，被广泛应用于如磁盘驱动、汽车电子等领域。功率器件需要能够承受较大的电压、电流以及功率负载。而现有的MOS晶体管等器件无法满足上述需求，因此，为了满足应用的需要，各种功率器件成为关注的焦点。

U形沟槽金属-氧化物-半导体场效应晶体管(UMOS，U-groove-metal-oxide-silicon transistors)是一种常用的功率器件，其沟道的方向垂直于衬底，不但能够提供优良的功率性能，与常规的MOS晶体管比还能够节省大约40％的面积。

图1示出了UMOS晶体管的剖面结构示意图。如图1所示，包括：N⁺掺杂的半导体基底10；形成在半导体基底10上的外延层11，所述外延层11为N^-掺杂；形成在所述外延层11表面的掺杂阱12，所述掺杂阱12为P型掺杂；贯穿所述掺杂阱12的沟槽；栅介质层13，覆盖所述沟槽的底部和侧壁；栅电极14，形成在所述栅介质层13上，填满所述沟槽；源区15和源区17，形成在所述沟槽两侧的掺杂阱12内，与所述栅介质层13相邻，为N⁺掺杂；体区16和体区18，形成在所述掺杂阱12内，为P⁺掺杂。

图1中包括了2个对称的UMOS晶体管，具体的，外延层11、掺杂阱12、源区15、栅介质层13和栅电极14构成了其中一个UMOS晶体管，其中外延层11作为漏极，源区15作为源极，外延层11和源区15之间与栅介质层13相邻的掺杂阱12的部分作为沟道区，体区16与掺杂阱12的掺杂类型相同，用作体电极；外延层11、掺杂阱12、源区17、栅介质层13和栅电极14构成了另一个UMOS晶体管，其中外延层11作为漏极，源区17作为源极，外延层11和源区17之间与栅介质层13相邻的掺杂阱12的部分作为沟道区，体区18与掺杂阱12的掺杂类型相同，用作体电极。由于外延层11以及栅介质层13的形状呈“U”形，因此命名为UMOS晶体管。UMOS晶体管的栅介质层13和栅电极14的结构决定了其比常规的MOS晶体管具有更高的输入阻抗，因而可以用作功率器件。

现有技术的UMOS晶体管的形成方法，包括：

参考图2，提供半导体基底10，所述半导体基底10上形成有外延层11，所述外延层11的表面形成有掺杂阱12，所述掺杂阱12和所述外延层11的掺杂类型相反；

参考图3，形成沟槽12a，所述沟槽12a贯穿所述掺杂阱12，底部和侧壁暴露出所述外延层11；

参考图4，形成覆盖所述掺杂阱12和沟槽12a的栅介质层13以及填充满所述沟槽的多晶硅层16；

参考图5，对所述多晶硅层16进行平坦化处理，直至暴露掺杂阱12，形成栅电极层14和栅介质层13。

最后，对掺杂阱12进行掺杂，形成如图1所示的UMOS晶体管。

但是，在上述方法中，在对多晶硅层16进行平坦化处理时，栅介质层14靠近沟槽拐角的地方容易形成凹陷19，从而对器件的性能产生不利的影响，随着栅介质层厚度越来越薄，所述凹陷19对器件的性能的影响也越来越严重。

关于UMOS晶体管的更多详细内容，请参考专利号为6551881的美国专利。

发明内容

本发明的实施例解决的问题是提供一种UMOS晶体管的形成方法，解决现有UMOS晶体管的形成方法中，栅介质层靠近沟槽拐角的地方容易形成凹陷的问题。

为解决上述问题，本发明的实施例提供一种UMOS晶体管的形成方法，包括：

提供半导体基底，所述半导体基底表面形成有外延层，所述外延层的表面形成有掺杂阱，所述掺杂阱和所述外延层的掺杂类型相反；

形成沟槽，所述沟槽贯穿所述掺杂阱，并部分位于所述外延层内；

形成覆盖所述掺杂阱和沟槽的栅介质层以及填充满所述沟槽的多晶硅层；

对所述多晶硅层进行刻蚀处理，直至暴露栅介质层，形成栅电极层；

在所述掺杂阱内形成源区，所述源区位于栅电极层两侧。

可选地，还包括：在对所述多晶硅层进行刻蚀处理之前，对所述多晶硅层进行平坦化处理，直至多晶硅层位于掺杂阱表面的部分的厚度为500-2500埃。

可选地，在形成源区之前，还包括：去除位于掺杂阱表面的部分厚度的栅介质层，去除工艺后，位于掺杂阱表面的栅介质层的厚度为150-250埃。