[发明专利]一种用于集成电路制造中改进光刻的方法

说明书

技术领域

本发明涉及集成电路制造中改进光刻的方法，具体而言涉及用于32nm制造工艺的双重图形技术的原始版图设计图形分解方法。 

背景技术

光刻是集成电路(IC)制造的重要工艺，光刻工艺的主要任务是实现掩膜版上的图形向硅表面各层材料上的转移。为了满足超大规模集成电路特征尺寸不断缩小的要求，投影光刻技术得到了迅速发展，而提高光刻分辨率是光刻技术的核心。光刻分辨率是指通过光刻机在硅片表面能曝光的最小特征尺寸，即最小可分辨半节距(HP_min)，其满足瑞利公式： 

HP_min＝k₁*λ/NA                    (1) 

其中：k₁-工艺参数因子；λ-曝光光源的波长；NA-光刻系统透镜的数值孔径。 

对于常规的193nm水浸没光刻技术而言，目前技术限于k₁≥0.25的图形曝光，在NA值≤1.35的条件下，最小可分辨半节距限于HP_min≥36nm，不能满足32nm制造工艺的需要。解决上述问题的一种办法是使用极紫外光刻技术(EUV)，其可以将λ值降低到13.4nm，在NA值为0.25的条件下可以满足32nm甚至18nm制造工艺的需要；另一种办法是仍然使用193nm浸没光刻技术，其采用第三代浸入液(折射率RI＞1.8)和具有更高折射率的光刻胶及透镜材料，以使NA值提高到1.55，从而满足32nm制造工艺的需要。然而，出于制造成本以及相关技术因素的考虑，不论是第三代透镜材料还是EUV相关设备，短期内都不会在IC制造的过程中加以使用。 

为了满足摩尔定律下集成电路特征尺寸不断缩小的要求，采用双重图形技术（DPT）只需对现有光刻基础设施进行很小的改动，就可以实现更小节点的光刻技术。尽管DPT面临着两次曝光会增加工艺的复杂度以及生产效率下降带来的隐性成本增加的问题，但相比于其它技术，其仍是满足32nm制造工艺需要的理想的解决办法。 

在双重图形技术的实施过程中，首要问题是原始版图设计图形的分解问题，通过把图形分解为两个具有宽松HP_min的子图形，规避了k₁的限制。现有的分解方法是依据实际工艺决定的最小节距准则对原始版图设计图形进行分解，即节距分解（pitch split），所谓节距是指原始版图设计图形线条的线宽与线条之间的间距之和。按照这种方法对密集分布的图形和阶梯状图形进行分解后，在图形拐角以及连接部位之间产生间距很小的间隙，光学邻近校正（OPC）之后由于工艺参数（曝光剂量，成像焦距，掩膜误差等等）的调整，这些间距很小的间隙不能满足两组图形接合时的间距要求，导致图形的特征尺寸（CD）偏离设定值，即线宽偏差，以及明显的线端回缩和拐角圆化现象。CD达不到规范或出现变形，在前道工艺（FEOL）会影响晶体管电性能，如关闭电流I_off和阈值电压V_t，甚至使晶体管失效；在后道工艺（BEOL）会导致接触电阻的升高等。 

因此，需要一种新的设计图形分解方法，有效地解决CD达不到规范和出现变形的问题，进一步地提高DPT之后所得图形的质量。 

发明内容

针对现有技术的不足，本发明提供了一种用于集成电路制造中改进光刻的方法，包括：根据原始版图的设计图形，确立最优的光学邻近校正模型、光刻目标、次分辨率辅助图形参数；基于最小节距和最小间距准则分解所述原始版图的设计图形；对分解得到的掩膜图形放置次分辨率辅助图形并应用光学邻近校正；在一定的工艺宽容度下运行光学规则检查，同时进行掩膜误差增强因子检验；对前述检验结果进行评价。 

在本发明的方法中，所述最小节距是制造工艺节点下实际工艺决定的原始版图设计图形的线条线宽与线条之间间距之和的最小值；所述最小间距是制造工艺节点下实际工艺决定的原始版图设计图形的线条线端之间间距的最小值，设定为所述最小节距的二分之一；分解得到的掩膜图形线条线端的间距大于所述最小间距。 

在本发明的方法中，所述对前述检验结果进行评价的步骤包括：如果双重图形技术处理之后所得图形符合设定的图形精确度约束参数，则进行掩膜版的制造；如果双重图形技术处理之后所得图形不符合设定的图形精确度约束参数，则优化最小节距和最小间距分解准则，重新分解所述原始版图的设计图形；如果双重图形技术处理之后所得图形不符合设定的图形精确度约束参数，则重新设计所述原始版图的设计图形。