[发明专利]用于FPGA验证的方法和装置

说明书

技术领域

本发明涉及集成电路设计领域，尤其涉及用于FPGA验证的方法和装置。

背景技术

随着集成电路工艺技术的进步和集成电路设计水平的提高，越来越多的存储器控制器IP核(知识产权核，Intellectual Property core)被集成到系统芯片(SoC)中。若要对系统芯片进行FPGA原型验证，或者将IP核集成到基于FPGA实现的系统芯片上，为保证存储器控制器IP核在FPGA平台上能够正常工作，需要对存储器控制器IP核进行验证。

由于带有DDR/DDR2/DDR3SDRAM控制器、NAND/NOR Flash ROM控制器、32位CPU(中央处理器)的SoC较复杂，所以，在将该SoC整体移植到FPGA平台后进行FPGA原型验证时，对于检测出的问题很难定位。

如果在将SoC整体移植到FPGA平台之前，能够先对各个存储器控制器IP核进行移植并实现FPGA验证，则可以大大减小SoC的验证难度，且更容易对验证处的问题进行定位。

然而，现有技术中，在对各个IP核进行验证时，由于每种IP核的激励需求是由一套专用硬件实现的，所以对于需要对多种IP核进行验证时，则需要构建多台相应的硬件结构，同一测试平台能够处理的IP核种类具有局限性，通用性较差。

发明内容

本发明的实施例提供一种用于FPGA验证的方法和装置，能够满足多种IP核验证需要，通用性较好。

为达到上述目的，本发明的实施例采用如下技术方案：

一种用于FPGA验证的方法，包括：

将预设激励需求编译成机器码，所述预设激励需求是使用预设指令集描述的，所述机器码能够为处理器所识别；

由所述处理器执行所述机器码，产生激励数据；

将所述激励数据输入待检测模块；

根据所述待检测模块的输出结果验证所述待检测模块是否正确。

一种用于FPGA验证的装置，包括：

编译器，用于将预设激励需求编译成机器码，所述预设激励需求是使用预设指令集描述的，所述机器码能够为处理器所识别；

处理器，用于执行所述机器码，产生激励数据；

写入单元，用于将所述激励数据输入待检测模块；

验证单元，用于根据所述待检测模块的输出结果验证所述待检测模块是否正确。

本发明实施例提供的用于FPGA验证的方法和装置，采用预设指令集描述激励需求，通过编译器将该激励需求编译成机器码，并通过处理器执行由激励需求转换成的机器码，进而生成激励数据，鉴于处理器的高度可编程性，以及预设指令集描述的灵活性，克服了现有技术中使用一套硬件电路实现相应IP核所需激励需求的问题，能够灵活的适用于多种IP核的验证，具有较好的通用性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的用于FPGA验证的方法的流程图；

图2为本发明实施例提供的另一用于FPGA验证的方法的流程图；

图3为本发明实施例提供的用于FPGA验证的装置的结构图；

图4为本发明实施例提供的另一用于FPGA验证的装置的结构图。

图5为本发明实施例提供的另一用于FPGA验证的装置的结构图

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供了一种用于FPGA验证的方法，如图1所示，包括以下步骤：

101、将预设激励需求编译成机器码，该预设激励需求是使用预设指令集描述的，该机器码能够为处理器所识别。

为了能够通过处理器产生激励数据，首先，使用编译器将采用预设指令集描述的激励需求编译成能够被本实施例中的处理器所识别的机器码。

102、由处理器执行机器码，产生激励数据。

处理器执行经编译器编译后的机器码，并且根据该机器码产生用于验证待检测模块的激励数据。

103、将激励数据输入待检测模块。