[发明专利]具低功耗的线或比对电路

说明书

技术领域

本发明是有关于一种线或比对电路(Wire-or matching circuit)，特别是有关于一种具低功耗的线或比对电路。

背景技术

在动态随机存取内存(Dynamic Random Access Memory，DRAM)中，线或比对电路可用来根据存取地址，判断欲存取的记忆单元是否为损坏的记忆单元。当线或比对电路判断存取地址与已知损坏的记忆单元的地址相同时，线或比对电路即会致能备用的记忆单元来取代已知损坏的记忆单元，以使DRAM可被正常存取。

请参考图1。图1是说明现有技术的线或比对电路100的示意图。线或比对电路100包含一输入反相器INV₁、一输出反相器INV₂，以及一禁能(disabling)模块110。输入反相器INV₁的输入端I接收输入致能信号S_ENI，并根据禁能模块110的状态，以决定在输出反相器INV₂的输出端O是否要产生输出致能信号S_ENO。此外，在线或比对电路100中，设定当输入致能信号S_ENI与输出致能信号S_ENO为逻辑“0”(低电位)时，输入致能信号S_ENI与输出致能信号S_ENO代表“致能”；当输入致能信号S_ENI与输出致能信号S_ENO为逻辑“1”(高电位)时，输入致能信号S_ENI与输出致能信号S_ENO代表“不致能”。

输入反相器INV₁用来将输入致能信号S_ENI反相以据以输出中间信号S_MI。输入反相器INV₁包含晶体管Q_P1以及Q_N1。晶体管Q_P1可以一P型金氧半导体(P channel Metal Oxide Semiconductor，PMOS)晶体管来实施；晶体管Q_N1可以一N型金氧半导体(N channel Metal Oxide Semiconductor，NMOS)晶体管来实施。如图1所示，晶体管Q_P1的第一端1为输入反相器INV₁的电源端PW₁，耦接至电压源V_DD；晶体管Q_P1的第二端2耦接至输入反相器INV₁的输出端O；晶体管Q_P1的控制端(栅极)C耦接至输入反相器INV₁的输入端I。晶体管Q_N1的第一端1耦接至输入反相器INV₁的输出端O；晶体管Q_N1的第二端2为输入反相器INV₁的电源端PW₂，耦接至电压源V_SS；晶体管Q_N1的控制端(栅极)C耦接至输入反相器INV₁的输入端I。此外，电压源V_DD提供电压V_DD(高电位)；电压源V_SS提供电压V_SS(低电位，如地端)。当输入反相器INV₁接收到代表“致能”(逻辑“0”、低电位)的输入致能信号S_ENI时，晶体管Q_P1导通，而使得输入反相器INV₁的输出端O透过晶体管Q_P1而耦接至电压源V_DD。因此，输入反相器INV₁的输出端O上的电位被拉至高电位而输出代表逻辑“1”(高电位)的中间信号S_MI；反之，当输入反相器INV₁接收到代表“不致能”(逻辑“1”、高电位)的输入致能信号S_ENI时，晶体管Q_NI导通，而使得反相器INV₁的输出端O透过晶体管Q_N1耦接至电压源V_SS。因此，输入反相器INV₁的输出端O上的电位被拉至低电位而输出代表逻辑“0”(低电位)的中间信号S_MI。