[发明专利]并串数据转换电路及并串数据转换系统

说明书

技术领域

本发明涉及一种数据转换电路及数据转换系统，尤指一种结构简单且具有交点下移功能的并串数据转换电路及并串数据转换系统。

背景技术

并串数据转换电路用于将两位的并行数据转换为一位的串行数据。

图1为传统的并串数据转换电路，A1与B1为并行的两位数据，A1与A1_N互为差分信号，B1与BI_N互为差分信号，CLK与CLKN为采样时钟信号且彼此反相。A_OUT与B_OUT为串行输出信号。由于A_OUT与B_OUT的交点不易控制，当充电太快，而放电太慢时，A_OUT与B_OUT的交点过高，会在驱动下一级时，在下一级的输出产生过冲。因此，想要解决此问题，需把并串数据转换电路的输出信号的交点下移，从而消除下一级输出信号的过冲现象。

发明内容

鉴于以上内容，有必要提供一种结构简单且具有交点下移功能的并串数据转换电路及并串数据转换系统。

一种并串数据转换电路，用于将并行数据转换为串行数据，所述并串数据转换电路包括一电流源、一与所述电流源相连的时钟输入子电路及一与所述时钟输入子电路相连的并行数据输入子电路，所述时钟输入子电路包括一第一时钟信号端及一第二时钟信号端，所述第一时钟信号端输入的时钟与所述第二时钟信号端输入的时钟互为反相时钟，所述并串数据转换电路还包括一与所述并行数据输入子电路相连的串行数据输出控制子电路及一与所述时钟输入子电路及所述串行数据输出控制子电路相连的时钟控制子电路，所述时钟控制子电路包括一第一开关元件、一第二开关元件、一第三开关元件及一第四开关元件，所述第一开关元件与所述第三开关元件由所述第二时钟信号端控制，所述第二开关元件与所述第四开关元件由所述第一时钟信号端控制，所述串行数据输出控制子电路包括用于加快输出信号下降沿翻转的一第五开关元件、一第六开关元件、用于限制输出信号幅度的一第七开关元件及一第八开关元件。

一种并串数据转换系统，用于将并行数据转换为串行数据，所述并串数据转换系统包括一电流源、一与所述电流源相连的时钟输入子电路及一与所述时钟输入子电路相连的并行数据输入子电路，所述并串数据转换系统还包括一与所述并行数据输入子电路相连的串行数据输出控制子电路及一与所述时钟输入子电路及所述串行数据输出控制子电路相连的时钟控制子电路，所述时钟输入子电路输入一对采样时钟信号，所述并行数据输入子电路输入两位并行数据，所述时钟控制子电路通过调节所述串行数据输出控制子电路输出信号的上升下降时间来调节输出信号的交点电压，所述串行数据输出控制子电路输出调节后的一位串行数据。

相对现有技术，本发明并串数据转换电路及并串数据转换系统结构简单，可以抑制下一级输出的过冲，还可以有效抑制来自电源的干扰，几乎不产生噪声，同时采用差分结构，可以抑制共模噪声，具有高的电源抑制比和共模抑制比。

附图说明

图1为现有的并串数据转换电路的电路图。

图2为本发明并串数据转换系统较佳实施方式的系统框图。

图3为本发明并串数据转换电路较佳实施方式的电路图。

具体实施方式

请参阅图2与图3，本发明并串数据转换电路及并串数据转换系统较佳实施方式包括一电流源I、一与该电流源I相连的时钟输入子电路、一与该时钟输入子电路相连的并行数据输入子电路、一与该并行数据输入子电路相连的串行数据输出控制子电路及一与该时钟输入子电路及该串行数据输出控制子电路相连的时钟控制子电路。