[发明专利]嵌入式源/漏MOS晶体管及其形成方法

说明书

技术领域

本发明涉及半导体技术领域，特别涉及一种嵌入式源/漏MOS晶体管及其形成方法。

背景技术

随着半导体制造工艺的发展，半导体器件的特征尺寸(CD，CriticalDimension)不断的减小，为了应对小尺寸器件的功耗、相应速度等问题，后栅(gate-last)工艺、嵌入式源/漏器件(embedded source/drain device)等技术得到了广泛的应用。

图1示出了现有技术中一种嵌入式源/漏MOS晶体管的剖面结构示意图，包括：半导体衬底10；形成于所述半导体衬底10中的浅沟槽隔离结构(STI)11；形成于所述半导体衬底10上的栅极结构12，所述栅极结构12包括位于半导体衬底10上的栅介质层12a、位于所述栅介质层12a上的栅电极12b以及包围所述栅介质层12a和栅电极12b侧壁的侧墙12c；位于所述栅极结构12两侧的半导体衬底10中的源区13和漏区14，所述源区13和漏区14的晶格常数(latticeconstant)大于或小于所述半导体衬底10的晶格常数。

所述源区13和漏区14的形成方法主要包括：在形成所述栅极结构12之后，对所述栅极结构12两侧的半导体衬底10进行刻蚀形成开口，之后通过外延生长等方法在所述开口中填充源区13和漏区14。所述半导体衬底10的材料一般为单晶硅，对于PMOS晶体管而言，填充的源区13和漏区14的材料可以是硅锗(SiGe)，其晶格常数大于单晶硅的晶格常数，对源区13和漏区14之间的沟道产生压应力(compressive stress)，能够提高空穴的迁移率；对于NMOS晶体管而言，填充的源区13和漏区14的材料可以是碳化硅(SiC)，其晶格常数小于单晶硅的晶格常数，对源区13和漏区14之间的沟道产生张应力(tensilestress)，提高电子的迁移率。

此外，为了进一步减小源/漏接触电容，提升器件性能，所述源区13和漏区14在形成时，往往使其表面高于所述半导体衬底10的表面，形成提高源/漏极结构(raised source/drain structure)。但是，随着器件尺寸的不断减小，不论采用哪一种结构，源区13和漏区14至半导体衬底10的漏电流I_leak都越来越明显，严重影响了器件的性能。

发明内容

本发明解决的问题是提供一种嵌入式源/漏MOS晶体管及其形成方法，减小源区和漏区至半导体衬底的漏电流。

为解决上述问题，本发明提供了一种嵌入式源/漏MOS晶体管，包括：

半导体衬底；

栅极结构，位于所述半导体衬底上；

堆叠源/漏，嵌于所述栅极结构两侧的半导体衬底内且暴露所述堆叠源/漏的上表面，所述堆叠源/漏包括介质层和位于所述介质层之上的半导体层。

可选地，所述介质层和/或半导体层的材料为晶体材料。

可选地，所述半导体层为P型掺杂的，所述介质层和/或半导体层的晶格常数大于所述半导体衬底的晶格常数。

可选地，所述半导体层为N型掺杂的，所述介质层和/或半导体层的晶格常数小于所述半导体衬底的晶格常数。

可选地，所述介质层的材料为氧化钆(Gd₂O₃)晶体或氧化钕(Nd₂O₃)晶体。

可选地，所述半导体层的上表面与所述半导体衬底的上表面齐平或高于所述半导体衬底的上表面。

可选地，所述半导体层延伸至所述栅极结构下方。

可选地，所述半导体层的侧壁包括相接的上侧壁和下侧壁，所述上侧壁和下侧壁的相接处向所述半导体层的外侧突出。

可选地，所述半导体衬底为绝缘体上硅衬底，所述绝缘体上硅衬底包括基底、位于所述基底上的绝缘埋层以及位于所述绝缘埋层上的表面半导体材料层，所述栅极结构位于所述表面半导体材料层上，所述堆叠源/漏嵌于所述绝缘埋层之上的表面半导体材料层中，或贯穿所述表面半导体材料层和绝缘埋层。

本发明还提供了一种嵌入式源/漏MOS晶体管的形成方法，包括：

提供半导体衬底；

在所述半导体衬底上形成栅极结构；

在所述栅极结构两侧的半导体衬底中分别形成开口；

在所述开口中填充堆叠源/漏，所述堆叠源/漏包括介质层和位于所述介质层之上的半导体层。

可选地，所述介质层和/或半导体层的材料为晶体材料。