[发明专利]高压功率集成电路隔离结构

说明书

技术领域

本发明涉及集成电路技术领域，尤其涉及一种高压功率集成电路隔离结构。

背景技术

功率集成电路内部包含低压控制电路和功率器件两大部分，要成功地将CMOS、Bipolar、DMOS和LIGBT等高低压器件集成在同一块芯片中，一方面必须在制备工艺上相互兼容，另一方面必须解决好器件与器件之间、器件与电路之间等的隔离问题。隔离结构的性能优劣，直接关系到低压控制电路和功率器件能否最大限度的发挥各自的优势，同时也极大影响PIC产品的实现难度、成品率和生产成本。

目前，比较常见的隔离技术主要有三种：自隔离、PN结隔离和介质隔离。自隔离技术是利用晶体管和衬底之间形成的“天然”PN结反偏来实现隔离的，如图1所示的高压功率集成电路，它包括由P衬底101、N-阱102、P-阱103、P区104、重掺杂N+区105、重掺杂P+区106、多晶硅栅电极107构成的LDMOS、NPN、PMOS和NMOS。LDMOS的N-阱与衬底形成PN结，同样NPN、PMOS的N-阱和衬底之间也形成PN结。当这些PN都处于反偏时，器件和器件之间就被隔离开来。然而，自隔离技术隔离性能和抗闩锁能力一般。

PN结隔离技术是利用N-外延层和P衬底形成PN结提供衬底隔离，再用深扩散将每个器件分隔开来，如图2所示高压功率集成电路，它包括由P衬底201、N+埋层202、P+隔离区203、N-外延层204、P-阱205、N-阱206、P区207、重掺杂P+区208、重掺杂N+区209、多晶硅栅电极210构成的LDMOS、NPN、PMOS和NMOS。由于P+隔离、衬底和外延层之间形成PN结，当衬底接最低电平时，PN结反偏，起到隔离作用。在隔离岛内，就可以制造各种低压或者高压的器件。PN结隔离技术隔离性能和抗闩锁能力较好。

而介质隔离就是采用某些半导体工艺技术使器件间被介质隔离，如图3所示的高压功率集成电路，它包括由P衬底301、埋氧层302、深槽隔离介质303、N-外延层304、P-阱305、N-阱306、P区307、重掺杂P+区308、重掺杂N+区309、多晶硅栅电极310构成的LDMOS、NPN、PMOS和NMOS。介质隔离可以有效克服PN结存在的反向漏电流、串扰、闩锁效应等问题，因此其隔离性能和可靠性最好。然而，由于介质隔离技术工艺难度大，实现成本高，目前国内只有PN结隔离和自隔离工艺发展较为成熟，介质隔离的工艺还处在研发阶段当中。

限于目前国内的工艺发展水平，大多数功率集成电路都采用自隔离和PN结隔离技术制造。而高压功率器件也大都采用LDMOS或VDMOS实现，很少采用LIGBT实现。因为LIGBT自身特殊的pnpn结构，若采用自隔离和PN结隔离技术实现，会降低芯片本身抗闩锁失效的能力。图4是采用自隔离技术实现的LIGBT结构，其中包括P衬底401、N-阱402、P区403、重掺杂N+区404、重掺杂P+区405、场氧层406、多晶硅栅电极407。Collector、Gate、Emitter分别表示集电极、栅电极和发射极，Gnd表示接零电位。图5是上述LIGBT器件内部寄生晶体管的等效电路图。通常，集电极接高电位，发射极接低电位。其中晶体管T1，T2组成了寄生SCR(可控硅)结构。

由于P衬底接地，且LIGBT的集电极接高电位，晶体管T3处于开启放大状态。因此，会有大量的空穴电流通过晶体管T3的集电极泄放，即流入衬底中。一部分电流会通过LIGBT的源极泄放，并会在P型Body区产生一定的压降，导致晶体管T1开启。当晶体管T1，T2的电流增益之积大于1时，寄生SCR结构被触发，LIGBT处于闩锁状态，无法正常关断。同时，另一部分衬底电流流入低压CMOS电路中。电流在衬底的寄生电阻上产生一定的压降，就可以使寄生晶体管开启，如果存在正反馈的寄生通路，就会导致低压CMOS电路的闩锁，即无法正常工作。因此，芯片本身抗闩锁失效的能力大大降低。一旦闩锁效应发生，从电源到地就会有大电流流过，从而使芯片发热甚至会烧毁芯片。

虽然LIGBT相比于DMOS具有驱动能力更好的优势，但是由于存在上述闩锁问题，目前国内的大多数功率集成电路都采用DMOS结构作为功率器件，这阻碍了功率集成电路的进一步发展。

发明内容

本发明提供了一种高压功率集成电路隔离结构，适用于功率集成电路中高压器件之间，高压电路与低压电路之间以及低压电路之间的隔离，该结构工艺易于实现，制造成本低，隔离效果好，并能有效防止寄生SCR结构的触发。