[发明专利]静电放电保护电路、操作方法和设计结构

权利要求书

1.一种增强的基于导通时间可控硅整流器(SCR)的静电放电(ESD)保护电路，其包括与NPN基极串联的集成JFET。

2.如权利要求1所述的静电放电保护电路，其中，所述JFET防止SCR错误触发。

3.如权利要求1所述的静电放电保护电路，其中，所述JFET在ESD事件期间允许高电阻接触，其与常规操作相比降低了触发电流/电压。

4.如权利要求3所述的静电放电保护电路，其中，所述JFET减少所述SCR的导通时间。

5.如权利要求3所述的静电放电保护电路，其中，在ESD事件期间夹断所述JFET。

6.如权利要求3所述的静电放电保护电路，其中，当所述JFET的夹断栅极电压在3V至5V的范围中时，形成所述高电阻接触。

7.如权利要求1所述的静电放电保护电路，其中，与ESD事件相比，所述JFET在常规操作期间允许低电阻。

8.如权利要求7所述的静电放电保护电路，其中，所述低电阻在I/O垫片上包括大约3V或更小。

9.如权利要求1所述的静电放电保护电路，其中，所述JFET器件与p阱电阻器串联，并且接地节点由I/O垫片进行栅极控制。

10.如权利要求1所述的静电放电保护电路，其中，所述JFET器件具有比导通电阻高约三个数量级的关断电阻。

11.如权利要求1所述的静电放电保护电路，其中，所述JFET器件具有约3V至5V范围中的夹断电压。

12.如权利要求11所述的静电放电保护电路，其中，所述JFET器件的夹断增大SCR电阻并减小触发电流(Itrig)。

13.一种操作增强的基于导通时间可控硅整流器(SCR)的静电放电(ESD)保护电路的方法，所述ESD保护电路包括与NPN基极串联的集成JFET，所述方法包括通过使所述JFET器件的电阻增大来减小触发电流。

14.如权利要求13所述的方法，还包括当栅极电压为高时，提高所述JFET的电阻。

15.如权利要求13所述的方法，其中，当I/O垫片电压约为0V至3V时，所述JFET器件类似旁路或低电阻器件。

16.如权利要求13所述的方法，其中，当I/O垫片电压约为0V至3V时，所述JFET器件类似导通器件，从而对地提供低电阻。

17.一种在机器可读数据存储介质上编码的硬件描述语言(HDL)设计结构，所述HDL设计结构包括元素，当在计算机辅助设计系统中处理所述元素时，所述元素生成SCR的计算机可执行表示，其中，所述SCR包括与NPN基极串联的集成JFET。

18.如权利要求17所述的设计结构，其中，所述设计结构包括网络列表。

19.如权利要求17所述的设计结构，其中，所述设计结构驻留在存储介质上，作为用于集成电路的布局数据的交换的数据格式。

20.如权利要求17所述的设计结构，其中，所述设计结构驻留在可编程门阵列中。