[发明专利]静电放电保护电路、操作方法和设计结构

说明书

技术领域

本发明涉及一种可控硅整流器(SCR)，更具体地涉及一种增强的具有集成JFET(结场效应管)的基于导通时间SCR的静电放电(ESD)保护电路、操作方法以及设计结构。

背景技术

二极管串触发的可控硅整流器(SCR)正变为用于高频I/O的主要静电放电(ESD)器件，并且其在小电压岛电源(低电压应用)上的使用正变得越来越流行。然而，这样的器件具有矛盾的需求。例如，ESD器件要求低触发电流，但，对于SCR的常规操作需要较高的SCR触发电流，以避免错误触发，而在ESD事件期间快速导通(turn-on)。

图1a示出了传统的基于二极管串触发的可控硅整流器(DTSCR)的静电放电(ESD)器件的示意图。更具体地，图1a示出了三个一串的二极管的双井ESD DTSCR的示意图。在此表示中，三个二极管串联，并且第四个二极管在SCR的主体中。SCR还包括电阻器Rpw和电阻器Rnw。

本领域的技术人员应该理解，该三个二极管的串确定DTSCR的触发点电压。即，该二极管串控制导通SCR的电压。例如，在操作中，触发(Itrig)二极管串来控制电压，以便导通SCR。而且，在操作中，在正模式ESD事件期间，ESD DTSCR将ESD电流释放到地上。

图1b示出了图1a的传统的基于DTSCR的静电放电(ESD)器件的布局视图。更具体地，图1b示出了具有交叉耦接的双极晶体管的、与触发二极管集成的SCR的剖面图。在图1b中，SCR包括P阱中的P+扩散和N+扩散(PNP)、以及N阱中的P+扩散和N+扩散(NPN)。电阻器Rpw被提供在P阱中，以及电阻器Rnw在N阱中。应该很好理解，电流(Itrig)的幅度与衬底电阻成比例。

图2示出了图1a和图1b的传统的基于DTSCR的静电放电(ESD)器件的、电压对比电流的图。如该图中所示，在Von处，图1a的四个二极管被导通，并且SCR开始传导电流。在Vtrig、Itrig处，二极管中有足够的电流，以便使SCR进入导通状态。即，触发(Itrig)二极管串来导通SCR。在Vh、Ih处，电流不再传导通过二极管。而是，在此阶段，电流传导通过SCR，以通过PNPN接地端子而接地。

如上所注，电流Itrig的幅度与衬底电阻Rpw成比例。即，Itrig被Rpw控制。如此，如果期望Itrig较低，则必须使提高的衬底电阻(Rpw)较高。而且，如果期望Itrig较高以触发SCR，则必须具有较低的Rpw，其将需要较大的外部二极管。但，较大的外部二极管耗费面积与电容。例如，参考图1b，为了提高Rpw和降低Itrig，必须将Rpw向图1b的左侧移动，从而增加了结构的总面积，其进一步浪费宝贵的衬底资源。

因此，本领域中存在克服上述缺陷和限制的需求。

发明内容

在本发明的第一方面中，增强的基于导通时间可控硅整流器(SCR)的静电放电(ESD)保护电路包括与NPN基极串联的集成JFET。

在本发明的另一方面中，增强的包括与NPN基极串联的集成JFET的基于导通时间可控硅整流器(SCR)的静电放电(ESD)保护电路的操作包括通过使JFET器件的电阻增加而降低触发电流。

在本发明的另一方面中，提供了在机器可读存储介质中有形实施的设计结构，用于设计、制造或测试集成电路。该设计结构包括本发明的结构。在其它实施例中，在机器可读数据存储介质上编码的硬件描述语言(HDL)设计结构包括元素，当在计算机辅助设计系统中处理所述元素时，所述元素生成具有集成JFET的基于SCR的ESD保护器件的机器可执行表示，该ESD保护器件包括本发明的结构。在其它实施例中，在计算机辅助设计系统中提供用于生成具有集成JFET的基于SCR的ESD保护器件的功能设计模型的方法。该方法包括生成具有集成JFET的基于SCR的ESD保护器件的结构元素的功能表示。

附图说明

下面，参照多个附图，以本发明的示例实施例的非限制性示例的方式，在详细描述中说明本发明。

图1a示出了传统的基于二极管串触发的可控硅整流器(DTSCR)的静电放电(ESD)器件的示意图；

图1b示出了图1a的传统的基于DTSCR的静电放电(ESD)器件的剖面布局视图；

图2示出了传统的基于DTSCR的静电放电(ESD)器件的、电压对比电流的图；

图3示出了根据本发明的方面的、具有集成JFET器件的基于DTSCR的静电放电(ESD)器件的示意图；