[发明专利]自动校准和差通道信号传输时延一致的处理方法

说明书

技术领域

本发明是一种在航天航空领域双通道单脉冲体制和差互相关算法跟踪接收机中，将和差通道信号传输时延校准一致的处理方法。

背景技术

目前，在航天测控等领域，地面设备接收的信号形式越来越多种多样，对多种信号形式提出了角跟踪需求。现有技术通常利用和差信号的互相关特性，采用适应多种信号的和差通道互相关角误差解调算法。但该算法在实现时，由于和差通道信号传输时延差异等因素，会直接引起和差信号互相关后相关峰值的损失，进而影响角误差解调的灵敏度，尤其在越来越低的信噪比应用背景下，这种影响显得尤为突出。

因此需要尽可能的校准和差通道的信号传输时延差异，保证该算法可以获得最优的解调性能。

发明内容

为了克服双通道单脉冲体制和差互相关算法跟踪接收机在实现角误差信号解调时存在的上述问题，本发明提供一种能够节省校准时间，降低和差信号互相关损失，保障系统获得极大的角误差检测灵敏度，提高系统角跟踪性能的自动实现和差信道信号传输时延校准一致的处理方法。

本发明的上述目的可以通过以下措施来达到：一种自动校准和差通道信号传输时延一致的处理方法，其特征在于包括如下步骤：

在可编程门阵列芯片(FPGA)内的数字信号处理模块中，采用两个由高速系统时钟控制的存储器(FIFO1和FIFO2)分别控制和、差输入信号的读写延迟量，通过FIFO1输入和路信号，通过FIFO2输入差路信号；在数字信号处理器芯片(DSP)内，设置整个相位校准过程的逻辑控制程序，用于接收应用软件下达的相位校准命令，控制改变FIFO1和FIFO2的读写延迟量，DSP程序结合方位(俯仰)移相器，自动组织流程完成和差通道时延的校准，将和差通道传输时延校准一致。

本发明相比于现有技术具有如下有益效果：

本发明由设计在FPGA内的数字信号处理模块和DSP内的控制程序联合实现，DSP程序自动控制校准流程，自动组织完成整个校准过程，监控显示校准结果，无需更多的人为干预，将和差通道信号传输时延差异自动地校准一致，有效的克服了双通道单脉冲体制和差互相关算法跟踪接收机在实现时由于和差通道信号传输时延差异等因素引起的和差信号互相关峰值的损失，进而对角误差检测灵敏度的影响。

FPGA内采用两个由高速系统时钟控制的存储器(FIFO1和FIFO2)，分别控制和、差输入信号的读写延迟量，以达到时延差异校准的目的，校准过程的判决依据是在相应的读写延迟状态下能够获得误差电压最大绝对值输出。

本发明通过由应用软件控制的时延差校准搜索范围参数n的控制，可以根据对两个通道时延差异的预估，实现和差通道时延差在相对较小的范围内的校准控制，节省校准过程的时间，确保了角误差信号的正常解调，有效地降低了和差信号的相关损失，提高了角误差检测的灵敏度和系统角跟踪系统的跟踪精度，为天线对跟踪目标飞行器实现自跟踪提供了可靠的技术基础。

附图说明

下面结合附图和实施例对发明进一步说明。

图1是本发明DSP程序的控制流程框图。

图2是本发明用于和差互相关提取角误差电压的原理框图。

具体实施方式

参阅图1。在以下实施例中，校准和差通道信号传输时延一致的处理方法是由设计在可编程门阵列芯片(FPGA)内的数字信号处理模块和数字信号处理器芯片(DSP)内的控制程序联合实现的。

在可编程门阵列芯片(FPGA)内的数字信号处理模块中，采用两个由高速系统时钟控制的存储器(FIFO1和FIFO2)分别控制和、差输入信号的读写延迟量，系统工作时钟直接决定和差通道信号传输时延校准的精度。输入和路信号通过FIFO1改变其延迟量，输入差路信号通过FIFO2改变其延迟量；在数字信号处理器芯片(DSP)内，设计整个时延校准过程的逻辑控制程序，用于接收应用软件下达的时延校准命令，控制改变FPGA内FIFO1和FIFO2的读写延迟量，DSP程序结合方位(俯仰)移相器，自动组织将和差通道传输时延校准一致。

用具备下达时延校准命令功能的应用软件下达时延校准命令，由DSP程序接收该命令，启动校准过程，DSP程序控制改变FIFO1和FIFO2的读写延迟量，进行最佳延迟量搜索，最后DSP程序将延迟量的搜索结果设置到FPGA内，将和差通道信号传输时延校准一致，完成整个校准过程。