[发明专利]异步信号同步器

权利要求书

1.一种异步信号同步器，其特征在于，包括：输入逻辑单元和输出逻辑单元；

所述输入逻辑单元用于锁存输入脉冲信号、接收反馈信号并且在反馈信号的控制下清除原来锁存的输入脉冲信号，接收下一个输入脉冲信号；其包括第一D锁存器，一个两输入端的第一与门，一个两输入端的或门，第一反相器；第一D锁存器的时钟信号输入端输入CLK1输入时钟域；第一D锁存器的数据输入端D与所述或门的输出端相连接；该或门的一个输入端输入脉冲信号，另一个输入端与所述第一与门的输出端相连接；该第一与门的一个输入端与第二D锁存器的输出端Q相连接，另一个输入端与第一反相器的输出端相连接，该反相器的输入端与第一D锁存器的输出端Q相连接；

所述输出逻辑单元用于信号同步和产生输出脉冲信号；包括第二D锁存器，其数据输入端D与第一D锁存器的输出端Q相连接，第二D锁存器的输出端Q与第三D锁存器的数据输入端D相连接；该第三D锁存器的输出端Q与第四D锁存器的数据输入端D和一个两输入端的第二与门的一输入端相连接；第四D锁存器的输出端Q与第二反相器的输入端相连接，该反相器的输出端与第二与门的另一输入端相连接；该第二与门的输出端输出脉冲信号；第二D锁存器、第三D锁存器和第四D锁存器的时钟信号输入端输入CLK2输出时钟域。

2.如权利要求1所述的异步信号同步器，其特征在于：将CLK1输入时钟域的一个脉冲信号同步为CLK2输出时钟域的一个脉冲信号；支持任意频率的CLK1输入时钟域和任意频率的CLK2输出时钟域，并且对CLK1输入时钟域的时钟和CLK2输出时钟域的时钟的相位关系没有任何的要求。

3.如权利要求1或2所述的异步信号同步器，其特征在于：如果CLK1输入时钟域的时钟频率小于CLK2输出时钟域的时钟频率，支持任意间隔宽度的输入脉冲信号，如果CLK1输入时钟域的时钟频率大于等于LK2输出时钟域的时钟频率，对于间隔宽度大于等于CLK2输出时钟域的两个时钟周期宽度的输入脉冲信号都可支持。