[发明专利]异步信号同步器

说明书

技术领域

本发明涉及数字电路领域，特别是涉及一种数字电路中异步信号同步器。

背景技术

随着半导体和电子技术的发展，单个芯片上要完成的功能越来越多，这就使得芯片电路的设计越来越复杂，芯片上存在着多个时钟域，跨时钟域设计成为了一个常态，如何处理信号在不同时钟域的同步也成为了一个关键问题。

跨时钟域信号同步会带来亚稳态的问题，并导致芯片的功能出错；对待跨时钟域信号同步，通常的设计是使用两级锁存器进行同步，从而消除信号的亚稳态。但是这样的设计还要考虑以下这些问题，一是输入信号的有效电平需要保持多少时间，才能保证能被目的时钟域锁存；二是输入信号有效电平之间的间隔要多长，才能保证每一次的信号都能被锁存；三是如何保证同步电路能有广泛的应用，能在任意频率、任意相位的输入时钟和输出时钟上顺利工作。

发明内容

本发明要解决的技术问题是提供一种异步信号同步器，在数字电路跨时钟域设计中，能完成异步信号同步，消除信号的亚稳态。

为解决上述技术问题，本发明的异步信号同步器包括：输入逻辑单元和输出逻辑单元；

所述输入逻辑单元用于锁存输入脉冲信号、接收反馈信号并且在反馈信号的控制下清除原来锁存的输入脉冲信号，接收下一个输入脉冲信号；其包括第一D锁存器，一个两输入端的第一与门，一个两输入端的或门，第一反相器；第一D锁存器的时钟信号输入端输入CLK1输入时钟域；第一D锁存器的数据输入端D与所述或门的输出端相连接；该或门的一个输入端输入脉冲信号，另一个输入端与所述第一与门的输出端相连接；该第一与门的一个输入端与第二D锁存器的输出端Q相连接，另一个输入端与第一反相器的输出端相连接，该反相器的输入端与第一D锁存器的输出端Q相连接；

所述输出逻辑单元用于信号同步和产生输出脉冲信号；包括第二D锁存器，其数据输入端D与第一D锁存器的输出端Q相连接，第二D锁存器的输出端Q与第三D锁存器的数据输入端D相连接；该第三D锁存器的输出端Q与第四D锁存器的数据输入端D和一个两输入端的第二与门的一输入端相连接；第四D锁存器的输出端Q与第二反相器的输入端相连接，该反相器的输出端与第二与门的另一输入端相连接；该第二与门的输出端输出脉冲信号；第二D锁存器、第三D锁存器和第四D锁存器的时钟信号输入端输入CLK2输出时钟域。

采用本发明的异步信号同步器在数字电路跨时钟域设计中，能完成异步信号同步，消除信号的亚稳态，并且支持输入时钟域和输出时钟域的任意频率和任意相位。同时输入脉冲信号有效电平之间的间隔可以做到最小值；且能解决输入脉冲信号的有效电平保持时间问题。

本发明能将CLK1输入时钟域的一个脉冲信号同步为CLK2输出时钟域的一个脉冲信号；支持任意频率的CLK1输入时钟域的时钟和任意频率的CLK2输出时钟域的时钟，并且对CLK1输入时钟域的时钟和CLK2输出时钟域的时钟的相位关系没有任何的要求。本发明设计简单，仅包括四个D锁存器和少数逻辑门电路。

本发明对输入脉冲信号之间的时间间隔限制最小，在输入脉冲信号的输入时钟域的时钟频率小于输出脉冲信号的输出时钟域的时钟频率时，对输入脉冲信号之间的时间间隔无限制，可支持任意时间间隔宽度的输入脉冲信号；在输入脉冲信号的输入时钟域的时钟频率大于等于输出脉冲信号的输出时钟域的时钟频率时，输入脉冲信号的时间间隔的最小值为输出时钟域的时钟周期的两倍，从而输出的脉冲信号的时间间隔最小，即为一个输出时钟域的时钟周期。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是所述异步信号同步器一实施例结构图；

图2是图1的异步信号同步器从高频到低频的仿真波形图；

图3是图1的异步信号同步器从低频到高频的仿真波形图；

图4是图1的异步信号同步器从低频到高频同步过程波形图；

图5是图1的异步信号同步器从高频到低频同步过程波形图。

具体实施方式

参见图1，所述异步信号同步器在一实施例中包括：四个D锁存器、两个与门、一个或门和多个反相器。

所述异步信号同步器分为两个部分：输入逻辑单元和输出逻辑单元。