[发明专利]multi-FPGA系统的EDA工具设计方法和装置

说明书

技术领域

 本发明涉及现场可编程门阵列及其配套电子设计自动化设计技术领域，特别涉及一种multi-FPGA系统的EDA工具设计方法和装置。

背景技术

随着专用集成电路（ASIC，Application Specific Integrated Circuit）掩模板成本的日益增加，以及现场可编程门阵列（FPGA，Field Programmable Gate Array）在性能方面与ASIC差距的逐渐减小，并且FPGA芯片具有市场周期短，模板成本低等重大优势，使得FPGA逐渐成为了各种实时设计的平台。

目前，利用FPGA完成大规模单片系统（SoC，System-On-a-Chip）的设计仍然存在一定的挑战。其中的一个难点在于：与ASIC相比，FPGA的资源是有限的。在ASIC的设计过程中，设计人员不需要担心系统子模块之间连线的数量，并且在门级布局和门的数量上具有很大的灵活性。但是由于FPGA在I/O（输入/输出）和可配置逻辑模块（CLB，Configurable Logic Block）的数量上都是固定的，因此设计者只有在设计一定规格的SoC时，才可以使用FPGA作为平台。然而使用多FPGA（multi-FPGA）系统去实现上述大规模SoC，问题就迎刃而解了。

在multi-FPGA应用中，电子设计自动化（EDA，Electronic Design Automation）工具成为了设计multi-FPGA系统的重要途径。EDA工厂需要分析各方面难点，并提供必要工具，使multi-FPGA系统设计变得更为简洁。由于用于multi-FPGA系统的EDA工具设计需要参照multi-FPGA系统的硬件结构，即印刷电路板（PCB，Printed Circuit Board）的设计结构，因此在multi-FPGA系统设计过程中不能按照传统设计方法那样在系统设计结束之后再设计PCB板，而要同步进行multi-FPGA系统和PCB板的设计及修正。

现阶段对multi-FPGA系统的设计主要是在EDA工具的布局布线阶段进行，即将multi-FPGA系统当做一个整体，根据尽量减少子模块之间连线的原则，适当地调整模块和连线，进行布局布线，以达到将延迟降到最低的目的。在分割过程中通常采用以下方法：

1. 共享资源的分割：先将寄存器阵列这样的逻辑块拆分，再将这些逻辑块和它们所控制的逻辑块集成在一起。这样，就不需要在不同FPGA边界之间设置宽的总线，从而减少了FPGA在I/O总数上的限制。

2. 重新分组逻辑块以减少FPGA之间的连接。

3. 复制逻辑块以减少FPGA之间的连接。

4. 对FPGA边界的I/O采用时分复用。

5. 复制时钟和重置逻辑：时钟信号和重置信号是FPGA器件内部逻辑块工作所必须的信号，这两部分可以在FPGA内部重新生成。这样，时序工具只需要解决由于FPGA内部重新产生的时钟信号所引起的偏差，而在实际应用中，这种时序偏差要远小于FPGA芯片之间的延迟。

然而现有技术仍存在以下缺点：分割过程是在寄存器级划分，而没有按照模块划分，这样分割后的各网表之间连线数目较多并且multi-FPGA系统中各个FPGA芯片的功能不够清晰独立。在布局布线过程是以整个multi-FPGA系统为对象，增大了布局布线的难度与复杂性。

发明内容

为了解决单个FPGA芯片由于逻辑块和I/O数目限制，难以满足大规模电路设计需要的问题，本发明提供了一种multi-FPGA系统的EDA工具设计方法，所述方法包括：

根据FPGA逻辑基本单元库和第一、第二、第三约束条件，结合所述multi-FPGA系统的电路结构，生成综合结果文件；

根据所述综合结果文件和第一、第三约束条件对电路进行分割，生成多个网表文件；

根据第四约束条件，对每个网表文件进行映射，生成映射结果文件；

根据所述映射结果文件和第一、第二、第四约束条件，分别对FPGA芯片进行布局布线，生成布局布线结果文件；

根据所述布局布线结果文件和第一约束条件，生成对应不同FPGA芯片的配置文件，并将所述配置文件分别下载到所述FPGA芯片中。

所述第一约束条件为模块数量划分约束条件，所述第二约束条件为时钟及控制信号约束条件，所述第三约束条件为模块名称及编号约束条件，所述第四约束条件为映射及布局布线约束条件；所述第一、第二、第三和第四约束条件预先存储在用户约束文件中。