[发明专利]具有二极管在存储串列中的三维阵列存储器架构有效

专利信息
申请号: 201110135848.1 申请日: 2011-05-20
公开(公告)号: CN102789807A 公开(公告)日: 2012-11-21
发明(设计)人: 洪俊雄;罗棋 申请(专利权)人: 旺宏电子股份有限公司
主分类号: G11C11/4063 分类号: G11C11/4063;G11C5/02
代理公司: 中科专利商标代理有限责任公司 11021 代理人: 周国城
地址: 中国台湾新竹*** 国省代码: 中国台湾;71
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摘要:
搜索关键词: 具有 二极管 存储 串列 中的 三维 阵列 存储器 架构
【说明书】:

技术领域

发明的技术是关于存储器中的数据感测。

背景技术

在读取操作时的高位线电流会导致噪声。如此的噪声导致感测边界的减少或甚至感测失效。

特别是在每一个实体存储位置存储多重位的多阶存储单元的存储器架构中,在大栅极电压之间的较大差值-即较大临界电压分布之间的位置-倾向于导致如此的高位线电流。

发明内容

本发明不同的实施例中解决在例如是三维垂直栅极闪存与多阶存储单元存储器的不同存储器架构中源极端感测所遭遇的许多困难。一个困难例如是,源极端感测到的信号大小远小于漏极端感测到的信号大小;而另一个困难是,与多阶存储单元存储器相关的减少感测边界与噪声。

本发明的一目的为提供一种操作存储装置的方法。此方法具有一个或多个步骤,包含下列步骤:

此步骤是响应一第二读取操作而在一与一位线耦接的第二存储单元执行一读取操作,该第二读取操作是在一与该位线耦接的第一存储单元执行该读取操作之后进行。此步骤包括执行以下的一个或多个步骤,包含下列步骤:

施加一读取调整偏压至该第二存储单元而不需要在施加该读取调整偏压之前对该位线放电,该读取调整偏压根据是否有电流自第二存储单元的一源极线流至与该第二存储单元耦接的该位线而读取该第二存储单元上的一数据值。

在一实施例中,该第一存储单元具有一临界电压在多个可选择临界电压分布中的一较小临界电压分布。

在一实施例中,该读取调整偏压导致电流通过介于该源极线与该位线之间的一个二极管,该二极管防止电流自位线至源极线。

在一实施例中,该第一存储单元及该第二存储单元包含在一三维存储阵列中。

在一实施例中,该第一存储单元及该第二存储单元包含在一多阶存储单元的存储阵列中。在一多阶存储单元的存储阵列中,存储材料中的一特定实体存储位置存储超过一个位。

在一实施例中包括响应该第二读取操作,还执行:在施加该读取调整偏压之前,对该位线预充电。

在一实施例中包括响应该第二读取操作,还执行:在施加该读取调整偏压之前,对该位线充分地预充电,使得对具有一临界电压在多个可选择临界电压分布中的一较小临界电压分布内的该第二存储单元响应,该电流无法响应施加至第二存储单元的读取调整偏压而流动。

在一实施例中包括响应该第二读取操作,还执行:施加一系列的递增大小的电压至该第二存储单元的一栅极。

在一实施例中包括响应该第二读取操作,还执行:施加一系列的递增大小的电压至该第二存储单元的一栅极,包括:响应该系列中先前的栅极电压导致该电流指示该第二存储单元上的该数据值没有与具有低于该先前栅极电压大小的临界电压分布对应,施加该系列中的下一个栅极电压至该第二存储单元的栅极。

在一实施例中,该读取调整偏压使用差动感测放大器读取该数据值。

本发明的另一目的为提供一种存储装置,其包含多个存储单元、多个位线与该多个存储单元耦接、多个源极线与该多个存储单元耦接以及控制电路。

此多个存储单元包含一第一存储单元及一第二存储单元。该多个位线包括与该第一存储单元及该第二存储单元耦接的一位线。该多个位线包括与该第二存储单元耦接的一源极线。

此控制电路,是响应一第二读取操作而在一与一位线耦接的第二存储单元执行一读取操作,该第二读取操作是在一与该位线耦接的第一存储单元执行该读取操作之后进行。此控制电路是执行下列步骤而响应:

该控制电路施加一读取调整偏压至该第二存储单元而不需要在施加该读取调整偏压之前对该位线放电,该读取调整偏压根据是否有电流自与第二存储单元耦接的该源极线流至与该第二存储单元耦接的该位线而读取该第二存储单元上的一数据值。

在一实施例中,该第一存储单元具有一临界电压在多个可选择临界电压分布中的一较小临界电压分布。

在一实施例中,该读取调整偏压导致电流通过介于该源极线与该位线之间的一个二极管,该二极管防止电流自位线至源极线。

在一实施例中,该第一存储单元及该第二存储单元包含在一三维存储阵列中。

在一实施例中,该第一存储单元及该第二存储单元包含在一多阶存储单元的存储阵列中。

在一实施例中,该控制电路,响应该第二读取操作,还执行:在施加该读取调整偏压之前,对该位线预充电。

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