[发明专利]一种III-V族半导体MOS界面结构

说明书

技术领域

本发明属于半导体集成电路制造技术领域，具体涉及一种具有高载流子迁移率和低界面态密度的III-V族半导体MOS界面结构。

背景技术

现有的硅集成电路技术遵循摩尔定律通过缩小特征尺寸来提高性能，这势必带来工艺设备和制造技术的复杂化，尤其是当半导体技术发展到纳米尺度后，硅集成电路技术日益逼近其理论和技术的双重极限，采用高迁移率沟道材料来提升硅基CMOS技术的性能已经成为延续摩尔定律的一个重要方向。III-V族半导体材料的室温电子迁移率大约是硅的6-60倍，在低电场和强场下具有非常优异的电子输运性能。并且，III-V族半导体拥有一系列晶格匹配的异质结材料体系，可以灵活地应用能带工程和杂质工程同时对器件的性能进行裁剪。与同等技术水平的硅基微电子技术相比，III-V族半导体具有显著的速度优势、超低的电压工作和极低的功耗。可以预见，III-V族半导体技术将在新一代超高速、低功耗集成电路中占有重要地位。

III-V族半导体MOS器件的研究开始于二十世纪六十年代。然而，在过去四十年中，高质量热稳定栅介质材料研发的滞后一直阻碍着III-V族半导体在大规模CMOS集成电路中的应用。近年来，硅基高k栅介质金属栅技术在45纳米CMOS中的成功应用为III-V族半导体CMOS技术的研制提供了新的技术平台。最新研究表明，采用原子层沉积(ALD)以及分子束外延(MBE)技术在III-V族半导体表面直接沉积高k栅介质材料已经实现了器件质量的MOS界面。然而，直接在高迁移率沟道表面直接生长高k栅介质材料会带来沟道载流子迁移率的下降、界面态密度高以及MOS界面的可靠性等方面的问题。

因此，需要一种新的途径在III-V族半导体上同时实现高载流子迁移率与低界面态密度，以满足高性能III-V族半导体CMOS技术的要求。

发明内容

(一)要解决的技术问题

有鉴于此，本发明的主要目的是提供一种具有高载流子迁移率和低界面态密度的III-V族半导体MOS界面结构，以同时实现高载流子迁移率与低界面态密度，满足高性能III-V族半导体CMOS技术的要求。

(二)技术方案

为达到上述目的，本发明提供了一种III-V族半导体MOS界面结构，包括：

单晶衬底101；

在单晶衬底101上表面形成的缓冲层102；

在缓冲层102上形成的量子阱底部势垒层103；

在量子阱底部势垒层103上形成的高迁移率量子阱沟道104；

在高迁移率量子阱沟道104上形成的磷化镓界面控制层105；

在磷化镓界面控制层105上形成的高K栅介质106；以及

在该高K栅介质106上形成的金属栅结构107。

上述方案中，所述单晶衬底101包括硅、锗、磷化镓、砷化镓、锑化镓、磷化铟、砷化铟、锑化铟以及它们的多元合金。

上述方案中，所述缓冲层102能够释放所述单晶衬底101与高迁移率量子阱沟道104之间晶格失配应力。

上述方案中，所述高迁移率量子阱沟道104采用III-V族半导体薄层材料包括由砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)、砷化铟(InAs)、锑化镓(GaSb)构成的群组中的任一种化合物，以及该群组中多个化合物的多元合金；该高迁移率量子阱沟道104包含一种III-V族半导体或者多种III-V族半导体的多元合金，或者包含由多种III-V族半导体以及合金薄层组合而成的复合沟道。

上述方案中，所述量子阱底部势垒层103采用III-V族半导体及其多元合金材料，以及电学绝缘或者半绝缘材料，其禁带宽度大于所述高迁移率量子阱沟道104，并且电子亲和势低于所述高迁移率量子阱沟道104。

上述方案中，所述磷化镓界面控制层105不仅能够消除表面的费米能级钉扎，且所述磷化镓界面控制层105的厚度范围包含单个原子层到10纳米。磷化镓界面控制层既可以消除所述界面控制层105与栅介质之间的界面处散射中心对沟道中载流子迁移率的退化作用，又可以充当势垒层，与量子阱底部势垒层103、高迁移率量子阱沟道104的晶格为匹配或者赝配关系，且具有第一类量子阱能带对准关系，电子或者空穴在沟道中具有量子限制效应。

上述方案中，所述磷化镓界面控制层105与所述高迁移率量子阱沟道104的材料组分拥有相同的原子。

上述方案中，所述磷化镓界面控制层105与高K栅介质106之间的异质界面包括突变与缓变形式。