[发明专利]成膜方法和成膜装置

说明书

技术领域

本发明涉及在半导体晶圆等被处理基板上形成氧化锆系膜的成膜方法和成膜装置。

背景技术

最近，应LSI的高集成化、高速化的要求，构成LSI的半导体元件的设计规则越来越微细化。随着该微细化，要求电介质膜的电容上升，并要求等效SiO₂膜厚EOT(Equivalent Oxide Thickness)小的高介电常数的电介质膜。对于这样的电介质膜而言，为了获得更高的介电常数，需要使该电介质膜结晶化，而且要求结晶性相当高的膜。此外，由于器件的原因，存在热预算的限制，期望能够在低温下进行成膜、结晶化的膜。

作为能应用于这些用途的高介电常数材料，氧化锆(ZrO₂)膜正在被研究(例如专利文献1)。此外，作为在低温下形成氧化锆膜的方法，公知有以下的ALD工艺，即，作为原料气体(前体)例如使用四(乙基甲基氨基)锆(TEMAZ)，作为氧化剂例如使用O₃气体，交替地供给上述四(乙基甲基氨基)锆和O₃气体(例如专利文献2)。氧化锆容易结晶化，通过利用这样的方法在低温下成膜，或之后在450℃以下的低温下退火，能不对器件造成不良影响地使电介质膜结晶。

另外，对于这样的电介质膜，不仅要求介电常数高，还要求漏泄电流低，但是若像上述那样地使电介质膜结晶，则存在因从结晶粒界漏泄出来的结晶粒界漏泄导致漏泄电流增大这样的问题。

为了解决这样的问题，在专利文献3中提出有以下的方法，即，具有向处理容器内多次交替地供给锆原料和氧化剂而在基板上形成ZrO₂膜的工序、以及向处理容器内1次或多次交替地供给硅原料和氧化剂而在基板上形成SiO₂膜的工序，并且调整供给次数以使膜中的Si浓度为1～4atm％地进行上述工序，将上述供给次数的ZrO₂膜成膜和SiO₂膜成膜的循环作为1个循环，进行1个以上的该循环而形成规定膜厚的氧化锆系膜。由此，能在维持氧化锆结晶的状态下抑制粒界漏泄，能维持与ZrO₂单质膜同等的高介电常数且实现低泄漏电流。

专利文献1：日本特开2001-152339号公报

专利文献2：日本特开2006-310754号公报

专利文献3：日本特开2010-067958号公报

因为上述专利文献3的技术能够获得与ZrO₂单质膜同等的高介电常数，随之能够获得与ZrO₂单质膜同等的EOT，并且能实现低漏泄电流，因此，正在研究将该专利文献3的技术应用于DRAM电容器膜。

可是，可知在将上述专利文献3的技术应用在形成如DRAM电容器膜那样的形成于凹凸形状部位的膜的情况下，有时电介质特性和漏泄电流特性变差。

发明内容

本发明的目的在于，提供一种能够可靠地形成即使在凹凸形状部位漏泄电流也小的、高介电常数的氧化锆系膜的成膜方法和成膜装置。

本发明人为了解决上述课题而反复进行了研究，其结果发现，在像DRAM电容器膜那样在凹凸形状部位如专利文献3那样形成含有Si的ZrO₂膜的情况下，因为SiO₂和ZrO₂的阶梯覆盖性能的不同，凹凸形状部位的凹部内的膜与平坦部的膜相比具有Si浓度提高的倾向，这样，由于Si浓度提高而超过规定浓度，产生介电常数降低以及漏泄电流特性的变差。于是，为了抑制这样的因在凹部中Si浓度提高而造成的介电常数降低以及漏泄电流特性的变差，发现了采用能够尽量降低Si浓度的成膜方法是有效的。

本发明是基于这样的见解而提出的，在第1技术方案中，提供一种成膜方法，其特征在于，向能保持真空的处理容器内搬入被处理体，然后将上述处理容器内保持为真空的状态，通过分别调整第1工序的次数和第2工序的次数地实施该第1工序和第2工序，一边控制膜中的Si浓度一边形成规定膜厚的氧化锆系膜，该第1工序为，向上述处理容器内以锆原料、氧化剂的顺序依次供给锆原料和氧化剂，从而在被处理体上形成ZrO膜；该第2工序为，向上述处理容器内以锆原料、硅原料、氧化剂的顺序依次供给锆原料、硅原料和氧化剂，从而在被处理体上形成掺杂有Si的ZrO膜。