[发明专利]双沟槽隔离结构的形成方法

说明书

技术领域

本发明涉及半导体制作技术领域，特别涉及一种双沟槽隔离结构的形成方法。

背景技术

以绝缘体上硅(Silicon On Insulator，SOI)为衬底的集成电路具有低压低功耗，高速度，高集成度的特点，是半导体技术向纳米级发展的主流工艺。双极型晶体管是模拟集成电路中非常重要的器件单元，基于绝缘体上硅工艺的双极型晶体管需要使用双沟槽隔离(Dual-STI)结构，其需要特别的制作方法。现有的形成双沟槽隔离结构的方法参考附图1，1A，1B至附图5，5A，5B。

参考图1，1A，1B，其中，附图1为半导体结构的俯视图，图1A，1B分别为半导体结构在AA，BB方向的截面结构示意图；首先，提供半导体衬底，所述的半导体衬底为绝缘体上硅(Silicon On Insulator，SOI)，包括衬底硅100，以及依次位于衬底硅100上的掩埋绝缘层101，顶层硅102。所述的掩埋绝缘层101厚度例如为1500埃，顶层硅102厚度例如为1000埃。随后在所述顶层硅102上依次形成衬垫层103，硬掩膜层104，所述衬垫层103厚度例如为100埃，硬掩膜层104厚度例如为1100埃，材料例如为氮化硅。

参考图2，2A，2B，其中，附图2为半导体结构的俯视图，图2A，2B分别为半导体结构在AA，BB方向的截面结构示意图，以图案化的第一掩膜层105为掩模，刻蚀所述硬掩模层104，衬垫层103以及顶层硅102至暴露出掩埋绝缘层101，形成第一沟槽，所述的第一沟槽在AA，BB方向的截面形状分别为106a，106b。所述的第一沟槽深度大于1000埃。在刻蚀形成第一沟槽之后，在沟槽内有部分 掩埋绝缘层101需要被过刻蚀，在第一沟槽对应位置剩余的掩埋绝缘层101的厚度例如为1300埃。

参考图3，3A，3B，其中，附图3为半导体结构的俯视图，图3A，3B分别为半导体结构在AA，BB方向的截面结构示意图，在所述的硬掩膜层上，以及第一沟槽内形成完全覆盖所述半导体结构的光刻胶层，随后，曝光，显影所述光刻胶层，形成第二掩模层图案107，在AA方向，第一沟槽与第二掩模层图案重叠部分里的光刻胶层被去除，形成光刻胶的开口，在图BB方向，光刻胶层被完全去除，包括第一沟槽与第二掩模层图案重叠部分里光刻胶。

随后，以所述的第二掩模层107为掩膜，刻蚀所述硬掩膜层，至BB方向暴露出衬垫层103，形成所述的第二沟槽。在BB方向，第二沟槽109暴露出衬垫层103，第一沟槽和第二掩模层图案重叠部分，即光刻胶开口暴露出的掩埋绝缘层101被大部分去除，形成附图AA方向的第二沟槽108A和BB方向的108B。形成第二沟槽工艺中采用的刻蚀气体包括CHF₃，由于其对SiN:SiO₂的刻蚀选择比通常只是稍大于1，掩埋绝缘层101将变得很薄，例如200埃。

参考图4，4A，4B，其中，附图4为半导体结构的俯视图，图4A，4B分别为半导体结构在AA，BB方向的截面结构示意图，沿第二沟槽继续刻蚀所述衬垫层至BB方向暴露出顶层硅，最终形成的第二沟槽的深度例如为400埃。由于刻蚀剂对掩埋绝缘层101继续刻蚀，直至衬底硅100，导致SOI器件被刻穿。

参考图5，5A，5B，去除所述的光刻胶图案107，其中，附图5为半导体结构的俯视图，图5A，5B分别为半导体结构在AA，BB方向的截面结构示意图。从附图中可以看出，在AA方向和BB方向，在刻蚀形成第一沟槽和第二沟槽的工艺中被重复刻蚀的部分，掩埋绝缘层被刻穿。

发明内容

本发明解决的问题是：在现有的双沟槽的刻蚀工艺中，在刻蚀形成第一沟 槽和第二沟槽的工艺中被重复刻蚀的部分，掩埋绝缘层被刻穿的缺陷。

一种双沟槽隔离结构的形成方法，包括：提供包括衬底硅，掩埋绝缘层和顶层硅的绝缘体上硅，在所述的顶层硅上依次形成衬垫层，硬掩膜层和第一掩膜层；

以图案化的第一掩膜层为掩膜，刻蚀硬掩膜层，衬垫层和顶层硅至暴露出掩埋绝缘层，形成第一开口；

去除第一掩膜层，在所述硬掩膜层上以及第一开口内形成牺牲层；

去除部分牺牲层至暴露出硬掩膜层；

在所述硬掩膜层以及牺牲层上形成图案化的第二掩膜层，以图案化的第二掩膜层为掩膜，刻蚀硬掩膜层至暴露出衬垫层，形成第二开口，第二开口区域与第一开口区域部分重叠；

刻蚀第二开口内的衬垫层以及部分顶层硅达到设定深度；

去除所述第二掩膜层，硬掩膜层以及牺牲层，形成第一沟槽和第二沟槽。