[发明专利]鳍式场效应晶体管的制造方法

说明书

技术领域

本发明涉及半导体制造技术，更具体地说，涉及一种鳍式场效应晶体管的制造方法。

背景技术

随着半导体器件的高度集成，MOSFET沟道长度不断缩短，一系列在MOSFET长沟道模型中可以忽略的效应变得愈发显著，甚至成为影响器件性能的主导因素，这种现象统称为短沟道效应。短沟道效应会恶化器件的电学性能，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。

为了控制短沟道效应，对传统晶体管器件的某些方面采取了一些改进，但随着沟道尺寸的不断缩短，这些改进都不能解决愈发显著的短沟道效应。

因此，为了解决短沟道效应的问题，提出了鳍式场效应晶体管(Fin-FET)的立体器件结构，Fin-FET是具有鳍型沟道结构的晶体管，它利用薄鳍的几个表面作为沟道，可以增大工作电流，从而可以防止传统晶体管中的短沟道效应。

参考图1，图1为当前提出的Fin-FET的结构示意图，包括：鳍100，鳍上表面及侧面的栅极102，以及鳍两端的源漏区104。Fin-FET具有增加驱动电流的优点，而且又不会占据较多的面积，是下一代超大规模集成电路技术的有力竞争者。由于Fin-FET器件是立体器件结构，和传统平面工艺相比，需要一些新的应力引入形式。

因此，有必要提出一种鳍式场效应晶体管的制造方法，能够提高器件的应力作用，进一步改善器件的性能。

发明内容

本发明实施例提供了一种鳍式场效应晶体管的制造方法，优化了有源区的应力作用，提高器件的性能。

为实现上述目的，本发明实施例提供了如下技术方案：

一种鳍式场效应晶体管的制造方法，包括：

提供衬底；

在所述衬底上形成鳍，以及在所述鳍之外的衬底上形成第一介质层；

在所述第一介质层和鳍上形成横跨所述鳍的伪栅条，以及在伪栅条之外的第一介质层和鳍上形成覆盖层，所述覆盖层上表面与所述伪栅条上表面在同一平面；

去除伪栅条两侧的部分覆盖层和第一介质层，以形成源漏窗口，所述源漏窗口内包括伪栅条两侧的鳍；

填充所述源漏窗口，以与伪栅条两侧的鳍一同形成源漏区；

去除部分伪栅条及伪栅条下的第一介质层，以形成栅区开口，所述栅区开口包括伪栅条下的鳍；

填充所述栅区开口形成覆盖所述鳍的栅极。

可选地，形成源漏区的步骤为：通过外延生长的方法，填充所述源漏窗口，以与伪栅条两侧的鳍一同形成源漏区。

可选地，形成伪栅条时，还包括步骤：在伪栅条的侧壁形成侧墙。

可选地，在沿鳍的方向上，所述栅极的边沿与所述源漏区的边沿不在一条直线上。

可选地，所述覆盖层包括第二介质层和其上的第三介质层，第二介质层和第三介质层采用不同的介质材料。

可选地，所述第三介质层、第二介质层及侧墙采用互不相同的介质材料。

可选地，在形成鳍时，还包括步骤：在鳍上形成帽层；之后的步骤为：

在所述第一介质层和帽层上形成横跨所述鳍的伪栅条，以及在伪栅条之外的第一介质层和帽层上形成覆盖层，所述覆盖层上表面与所述伪栅条上表面在同一平面；

去除伪栅条两侧的第一介质层、覆盖层及帽层，以形成源漏窗口。

可选地，所述第一介质层的上表面与鳍的上表面齐平。

与现有技术相比，上述技术方案具有以下优点：

本发明实施例的鳍式场效应晶体管及其制造方法，在形成鳍后，在鳍上形成横跨鳍的伪栅条，在伪栅条两侧的覆盖层和第一介质层内形成源漏窗口，该源漏窗口在被伪栅条覆盖的鳍的两侧并为由周围的覆盖层和第一介质层等包围的窗口区域，在该源漏窗口内形成源漏区时，通过源漏区形成的过程中晶格不匹配产生应力，并由于第一介质层的源漏窗口的限制作用使源漏区应力施加在沟道中，从而提高器件的迁移率，进而改善器件的性能。

附图说明

通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。

图1为现有技术中鳍式场效应晶体管的结构示意图；

图2为本发明实施例的鳍式场效应晶体管制造方法的流程图；

图3-图26为本发明实施例公开的鳍式场效应晶体管制造方法的剖面图，其中包括俯视图以及俯视图的AA’向视图、BB’向视图和CC’向视图。

具体实施方式