[发明专利]一种全互联路由结构动态可重构处理器

权利要求书

1.一种全互联路由结构动态可重构处理器，其特征在于：

包括输入缓存阵列模块，可重构阵列模块，输出缓存阵列模块，连接开关开关一，连接开关二，连接开关三和连接开关四；可重构阵列模块相邻两列之间全互联；连接开关一宽度与输入缓存阵列模块列宽相同，连接开关二和连接开关三宽度与可重构阵列模块列宽相同，连接开关四与输入缓存阵列模块列宽相同；

输入缓存阵列模块与连接开关一互联，连接开关一与连接开关二全互联，连接开关二与可重构阵列模块互联，可重构阵列模块与连接开关三互联，连接开关三与连接开关四全互联，连接开关四与输出缓存阵列模块互联。

2.如权利要求1所述的全互联路由结构动态可重构处理器，其特征在于：

所述的输入缓存阵列模块为输入FIFO，所述的输出缓存阵列模块为输出FIFO。

3.如权利要求1所述的全互联路由结构动态可重构处理器，其特征在于：

所述的可重构阵列模块按列互联形成一维环状结构。

4.如权利要求1所述的全互联路由结构动态可重构处理器，其特征在于：

所述的连接开关一包括与输入缓存阵列模块行的宽个数相同的子开关，所述的连接开关一的每个子开关连接输入缓存阵列的一行缓存单元。

5.如权利要求1所述的全互联路由结构动态可重构处理器，其特征在于：

所述的连接开关二包括与可重构阵列模块行的个数相同的子开关，所述的连接开关二的每个子开关的一端连接可重构阵列模块的一行计算单元。

6.如权利要求1所述的全互联路由结构动态可重构处理器，其特征在于：

所述的连接开关三包括与可重构阵列模块的行的个数相同的子开关，所述的连接开关三的每个子开关的一端连接可重构阵列模块的一行计算单元。

7.如权利要求1所述的全互联路由结构动态可重构处理器，其特征在于：

所述的连接开关四包括与输出缓存阵列模块行的个数相同的子开关，所述的连接开关四的每个子开关的一端连接输出缓存阵列模块的一行缓存单元。