[发明专利]一种全互联路由结构动态可重构处理器

说明书

技术领域

本发明涉及动态可重构处理器领域，特别涉及一种全互联路由结构动态可重构处理器。

背景技术

可重构计算是一种将软件的灵活性和硬件的高效性结合在一起的计算方式，比如现场可编程逻辑门阵列(Field Programmable Gate Array，FPGA)就是一个可重构计算应用的具体实例。和普通微处理器之间的区别在于它不仅可以改变控制流，还可以改变数据通路(Data Path)的结构，具有高性能、低硬件开销和功耗、灵活性好、扩展性好的优点。目前主要应用于媒体处理、模式识别、基带处理等计算密集型的算法。随着嵌入式处理器普遍要求缩短设计周期、降低设计和开发成本，另外最终市场和技术的不确定性越来越大，可重构处理逐步成为嵌入式处理器国际发展的趋势。不仅如此，在很多高性能计算的领域它也有所涉足，包括结构分析、计算流体力学、分子模拟、生物信息、计算化学、地震地质(油气勘探)、数值气象、宇宙学研究等。

新的半导体工艺为可重构硬件带来千万门级电路的技术，从而为可重构硬件提供足够的面积；在速度上，可重构硬件的性能正在接近专用定制芯片。在这些变化影响下，可重构计算在技术路线上逐步走上动态重构、粗颗粒度并行硬件、异构多核的道路。例如欧洲微电子中心(IMEC)的ADRES处理器由紧耦合的超长指令字(Very Long Instruction Word，VLIW)处理器内核和粗颗粒度并行矩阵计算的可重构硬件构成。而惠普(HP)的CHESS处理器则由大量可重构算术可重构阵列模块构成。

可重构处理器的基本组成包括主控制器和可重构运算单元。可重构运算单元均采用阵列的形式(阵列是并行化硬件的基本形式)，来加大处理能力，同时通过灵活的互联结果来保证阵列的通用性。运算单元之间动态可重构的互联是动态可重构处理器芯片实现的关键技术之一。

互联结构需要保证阵列灵活性的同时，考虑外部连接开关带宽，提高芯片的计算吞吐量。现有的互联结构，有的采取FPGA中connecting-box和switching-box的结构，非常灵活，但问题在于配置点过多，重构的信息量过大，导致无法动态完成，降低面积利用效率，限制了应用范围(比如嵌入式)。动态可重构阵列模块中也有使用NoC上的mesh全互联结构和传输协议包的形式：Mesh全互联面积代价巨大，同样大小的芯片面积上可容纳的计算单元数量减少，故也存在面积效率不高的问题，无法满足应用所需要的越来越大的计算规模的需求。而传输协议包的结构类似以太网中节点之间的数据交换形式，引入额外协议电路的同时也较为显著的降低了传输效率。

发明内容

本发明所要解决的技术问题是提供一种全互联路由结构动态可重构处理器，提高面积效率和传输效率。

为了解决上述问题，本发明公开了一种全互联路由结构动态可重构处理器，包括输入缓存阵列模块，可重构阵列模块，输出缓存阵列模块，连接开关开关一，连接开关二，连接开关三和连接开关四；可重构阵列模块相邻两列之间全互联；连接开关一宽度与输入缓存阵列模块列宽相同，连接开关二和连接开关三宽度与可重构阵列模块列宽相同，连接开关四与输入缓存阵列模块列宽相同；

输入缓存阵列模块与连接开关一互联，连接开关一与连接开关二全互联，连接开关二与可重构阵列模块互联，可重构阵列模块与连接开关三互联，连接开关三与连接开关四全互联，连接开关四与输出缓存阵列模块互联。

优选的，所述的输入缓存阵列模块为输入FIFO，所述的输出缓存阵列模块为输出FIFO。

优选的，所述的可重构阵列模块按列互联形成一维环状结构。

优选的，所述的连接开关一包括与输入缓存阵列模块行的宽个数相同的子开关，所述的连接开关一的每个子开关连接输入缓存阵列的一行缓存单元。

优选的，所述的连接开关二包括与可重构阵列模块行的个数相同的子开关，所述的连接开关二的每个子开关的一端连接可重构阵列模块的一行计算单元。

优选的，所述的连接开关三包括与可重构阵列模块的行的个数相同的子开关，所述的连接开关三的每个子开关的一端连接可重构阵列模块的一行计算单元。

优选的，所述的连接开关四包括与输出缓存阵列模块行的个数相同的子开关，所述的连接开关四的每个子开关的一端连接输出缓存阵列模块的一行缓存单元。与现有技术相比，本发明具有以下优点：

本发明采用分层全互联的方式，输入缓存阵列模块通过两个独立的相互全互联连接开关连接计算阵列模，可重构阵列模块又通过两个独立的相互全互联的连接开关连接输出缓存阵列模块，降低了硬件开销和配置信息的开销，提高了面积效率。

附图说明