[发明专利]标准单元时序数据测试方法

权利要求书

1.标准单元时序数据测试方法，其特征在于：外接时钟信号CLK_IN与外接时钟选择信号OSC_sel分别接入时钟自产生模块，时钟自产生模块的输出CLK_out连接测试逻辑电路的时钟端LOGIC_clk，可测试性结构设计模块产生的测试激励TEST_in与测试逻辑电路连接，测试逻辑电路根据测试激励TEST_in产生的结果数据TEST_out输出至可测性结构设计模块，以确定测试逻辑电路工作的正确性。

2.如权利要求1所述标准单元时序数据测试方法，其特征在于：所述时钟自产生模块，包括用于时钟产生的环振阵列OSC_ARRAY和用于多路时钟选则的时钟选则电路MUX；其中，环振阵列OSC_ARRAY的x路输出OSC_out[1:x]分别接入MUX的x个输入端IN_[2:x+1]，y路OSC_sel信号分别连接MUX的y个选择端sel[1:y]，CLK_IN连接MUX的输入端IN_1；

OSC_ARRAY模块结构由x个环振逻辑OSC_TYPE组成，输出x个时钟信号OSC_out[1:x]；其中，OSC_TYPE实现基于振荡电路产生时钟信号，其结构由n个反相器INV，按照串行连接，组成一个环振电路，其中，n表示环振的级数；通过改变护环振的级数n，可构成不同的输出时钟信号OSC_out；其中OSC_TYPE a、OSC_TYPE b以及OSC_TYPEd分别表示不同级数的环振逻辑；

MUX模块结构实现时钟信号的选择，其中，外接时钟CLK_IN连接MUX的输入端IN_1，OSC_ARRAY的x个输出OSC_out[1:x]分别连接MUX的x个输入端IN_[2:x+1]，y外接选择信号OSC_sel[1:y]，分别连接MUX的y的选择端sel[1:y]；由OSC_sel[1:y]，选择x个输入信号IN_[1:x]中的某一个输出致MUX_out，由此实现为测试逻辑模块提供一个可调频率的时钟。