[发明专利]标准单元时序数据测试方法无效

专利信息
申请号: 201110154869.8 申请日: 2011-06-10
公开(公告)号: CN102254062A 公开(公告)日: 2011-11-23
发明(设计)人: 赵德益;裴茹霞;张洵颖;吴龙胜;唐威;汪西虎;岳红菊;宋森 申请(专利权)人: 中国航天科技集团公司第九研究院第七七一研究所
主分类号: G06F17/50 分类号: G06F17/50
代理公司: 西安通大专利代理有限责任公司 61200 代理人: 陆万寿
地址: 710054 *** 国省代码: 陕西;61
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摘要:
搜索关键词: 标准 单元 时序 数据 测试 方法
【说明书】:

技术领域:

发明属于微电子领域,涉及一种标准单元库设计中时序数据测试方法。

背景技术:

随着集成电路设计的规模越来越大,设计流程分工越来越明确,越来越多的超大规模数字、数模混合电路设计采用基于单元库和IP(Intellectual Property)库的半定制设计方法实现。在电路设计过程中,设计公司首先选择工艺厂商,并根据需要选定工艺、单元库版本和各种数模IP,设计公司无需担心单元库和IP库的功能、性能参数及参数的准确性,这些是由工艺厂商来提供并负责,设计者只调用单元库和IP库时序模型、物理模型用于设计。

时序模型的准确程度,即模型数据与工艺制造结果的差异对基于其设计的芯片有很大影响,一方面,当模型数据过分乐观估计工艺制造结果时,芯片的性能会发生偏离,严重时功能出现错误;另一方面,当模型数据过分悲观估计工艺制造结果时,设计裕量预留过大大,工艺潜力未被充分挖掘出来,因此,提供准确的库时序信息是非常必要的。对库时序信息的验证是复杂的过程,不仅需要设计测试电路,还要多次流片来验证电路的性能。

常用的验证单元库时序模型的准确度的电路结构有环振和计数器,分别用于验证逻辑单元的时序单元输入到输出的延迟。对典型单元如反相器、2输入或非门、3输入或非门、2输入与非门、3输入与非门、触发器等进行测试,找出测试结果的规律,来修正其他单元的时序模型。组合逻辑单元的平均传播延时用奇数个相同组合逻辑单元构成的环形振荡器来测量,输出端被连接到示波器上测量振动周期T,振动周期T=2nτd,其中τd为平均传播延时,n为环振的级数。组合逻辑单元的上升延时和下降延时的测量方法是由其与时钟反相器交叉构成环振电路,再通过计算得到。调节各级组合逻辑单元的负载值,能得到其在驱动不同负载时的平均传播延时。触发器从时钟端到输出端的延时用计数器形式的电路来测量。

环振和计数器测试电路的缺点是测试得到的数据类型单一、数据量少,并且测试结构不可扩展,电路在特殊工作状态得到的测试数据不满足分析需要,例如若评估辐照对器件、电路的影响,环振和计数器电路的测试数据则过于简单。

为了获得更多测试数据,设计了基于自产生可调频时钟电路来捕捉关键路径的测试方案。该方案可不使用外部晶振时钟,使用少量外部引脚,采用环振电路自产生可调频时钟的手段,通过测试逻辑功能电路正常工作时的极限工作频率,来捕捉关键路径。汇总各种测试条件下的测试数据,分析标准单元的时序特性的趋势,修正单元库时序模型。

同时该测试电路具有测试得到的数据量大、逻辑功能模块电路可扩展、可利用时序分析工具辅助分析测试结果、可对测试电路进行特殊工作条件下进行试验、可插入DFT(Design For Test)测试结构等优点。

发明内容:

本发明提供了一种通过设计自产生可调频时钟,以测试电路的极限工作频率,从而捕捉关键路径的方法。

本发明的目的在于克服上述现有技术的缺点,提供一种外接时钟信号CLK_IN与外接时钟选择信号OSC_sel分别接入时钟自产生模块,时钟自产生模块的输出CLK_out连接测试逻辑电路的时钟端LOGIC_clk,可测试性结构设计模块产生的测试激励TEST_in与测试逻辑电路连接,测试逻辑电路根据测试激励TEST_in产生的结果数据TEST_out输出至可测性结构设计模块,以确定测试逻辑电路工作的正确性。

所述时钟自产生模块,包括用于时钟产生的环振阵列OSC_ARRAY和用于多路时钟选则的时钟选则电路MUX;其中,环振阵列OSC_ARRAY的x路输出OSC_out[1:x]分别接入MUX的x个输入端IN_[2:x+1],y路OSC_sel信号分别连接MUX的y个选择端sel[1:y],CLK_IN连接MUX的输入端IN_1;

OSC_ARRAY模块结构由x个环振逻辑OSC_TYPE组成,输出x个时钟信号OSC_out[1:x];其中,OSC_TYPE实现基于振荡电路产生时钟信号,其结构由n个反相器单元INV,按照串行连接,组成一个环振电路,其中,n表示环振的级数;通过改变护环振的级数n,可构成不同的输出时钟信号OSC_out;其中OSC_TYPE a、OSC_TYPE b以及OSC_TYPE d分别表示不同级数的环振逻辑;

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