[发明专利]一种双扁平无载体无引脚的IC芯片封装件在审

专利信息
申请号: 201110157792.X 申请日: 2011-06-13
公开(公告)号: CN102263077A 公开(公告)日: 2011-11-30
发明(设计)人: 郭小伟;刘建军;陈欣 申请(专利权)人: 西安天胜电子有限公司
主分类号: H01L23/488 分类号: H01L23/488;H01L23/495;H01L23/31
代理公司: 暂无信息 代理人: 暂无信息
地址: 710018 陕西省西*** 国省代码: 陕西;61
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摘要:
搜索关键词: 一种 扁平 载体 引脚 ic 芯片 封装
【说明书】:

技术领域

发明属于集成电路封装制造技术领域,涉及一种IC芯片封装结构,具体涉及一种双扁平无载体无引脚的IC芯片封装件。

背景技术

DFN系列微小形封装集成电路是近几年发展起来的,为满足手机、MP3、MP4等超薄型电子产品的发展需要应用而生的一种新型微小形封装。具有无引脚、贴装占有面积小、安装高度低等特点,而且引线短小、塑封体尺寸小、封装体薄,可以使CPU体积缩小30%~50%。所以,该微小型封装能提供卓越的电性能,同时,通过外露的引线框架焊盘提供了出色的散热性能。但现有的普通DFN封装,只用于一般产品,没有高可靠性要求,使用的引线框架没有专门的防分层缺陷设计要求,使用的封装材料也是一般材料。同时,在制造过程中没有采取防缺陷(分层)工艺措施,导致普通DFN封装存在以下不足:

1)集成电路芯片和载体的结合力不好,当受外界环境变化的影响时,会造成产品内部产生分层缺陷,致使性能褪化,甚至失效;

2)载体背面和塑封料的结合力不好,当受外界环境的影响,会造成产品产生缺陷(分层);或外露载体(基岛)上有较厚的溢料,给后续去溢料带来困难,增加了产生分层缺陷的几率;

3)DFN封装的第一脚位置不易区分,对封装制造过程和客户使用带来了不必要的麻烦。

发明内容

为了克服上述现有技术中存在的缺点,本发明的目的是提供一种双扁平无载体无引脚的IC芯片封装件,能够使集成电路芯片和引线框架内引脚之间结合牢固,不受外界环境的影响。

为实现上述目的,本发明所采用的技术方案是:

一种双扁平无载体无引脚的IC芯片封装件,包括引线框架及其上设置的内引脚1,内引脚1上设置有第一IC芯片,第一IC芯片通过第一键合线与内引脚1相连接,第一IC芯片通过第一DAF膜与内引脚1相粘接。

所述的第一IC芯片上通过第二DAF膜粘接有第二IC芯片,第二IC芯片通过第二键合线与内引脚1相连接,第二IC芯片还通过第三条键合线与第一IC芯片相连接。

本发明IC芯片封装件通过DAF膜将芯片直接粘贴于引线框架引脚上,使得芯片与框架结合特别好,并且膜厚度均匀,偏差也非常小;键合线直接从芯片打到引线框架内引脚上,或者从芯片打到芯片上,从而大大缩短了键合线长度,节省材料,且此框架可以采用倒装IC芯片封装。

附图说明

图1为本发明单芯片封装俯视图。

图2为本发明冲压框架下单芯片封装剖面图。

图3为本发明蚀刻框架下单芯片封装剖面图。

图4为本发明多芯片堆叠式封装俯视图。

图5为本发明冲压框架下多芯片堆叠式封装剖面图。

图6为本发明蚀刻框架下多芯片堆叠式封装剖面图。

图7为本发明单芯片倒装封装俯视图。

图8为本发明冲压框架下单芯片倒装封装剖视图。

图9为本发明蚀刻框架下单芯片倒装封装剖视图。

图10为本发明多芯片堆叠式一种倒装封装俯视图。

图11为本发明多芯片堆叠式另一种倒装封装俯视图。

图12为本发明蚀刻框架下多芯片堆叠式一种倒装封装剖视图。

图13为本发明蚀刻框架下多芯片堆叠式另一种倒装封装剖视图。

图14为本发明冲压框架下多芯片堆叠式一种倒装封装剖视图。

图15为本发明冲压框架下多芯片堆叠式另一种倒装封装剖视图。

具体实施方式

下面结合附图对本发明进行详细说明。

本发明封装件包括单芯片封装、单芯片倒装封装、多芯片堆叠式封装和多芯片堆叠式倒装封装。

如图1、图2和图3所示,本发明IC芯片封装件单芯片封装的结构,包括引线框架及其上设置的内引脚1,内引脚1通过第一DAF膜2粘接有第一IC芯片3,第一IC芯片3通过第一键合线4与内引脚1相连接,内引脚1的表面固封有塑封体5;第一DAF膜2、第一IC芯片3和第一键合线4均封装于塑封体5内。

单芯片封装中的内引脚1、第一DAF膜2、第一IC芯片3、第一键合线4构成了电路整体;塑封体5对第一IC芯片3和第一键合线4起到了支撑和保护的作用;第一IC芯片3、第一键合线4与内引脚1构成了电路的电源和信号通道。

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