[发明专利]数据读取方法、存储器控制器及存储器储存装置

说明书

技术领域

本发明涉及一种存储器系统，尤其涉及一种具有较佳的错误位元校 正能力的数据读取方法，以及使用该方法的存储器控制器及存储器储存 装置。

背景技术

目前的闪速存储器主要分为两种，分别为反或闪速存储器(NOR FlashMemory)与反及闪速存储器(NANDFlashMemory)。其中，反 及闪速存储器存在着两种不同的储存模式，即多层存储单元 (Multi-LevelCell，MLC)及单层存储单元(Single-LevelCell，SLC)。 单层存储单元在每个存储单元中储存1个数据位元，而多层存储单元则 可在每个存储单元中储存2个以上的数据位元。

一般而言，由数据位元线(BitLine)与字元线(WordLine)串 起的存储单元阵列(memorycellarray)，其在读取或写入数据到指 定的存储单元时，其余非指定的存储单元则会受到干扰(disturb)， 进而改变这些存储单元写入的临界电压。另外，长期闲置、存储器漏电、 或是多次使用(EraseorProgram)而造成磨耗(Wear)等情形，亦会 使得存储单元写入的临界电压改变。此时，将会造成写入数据在读出时 发生错误。

另一方面，存储器储存装置会需要使用错误校正能力较佳的错误校 正技术(例如，低密度奇偶校验码(LowDensityParityCheckCode， LDPCcode))来对数据进行错误校正程序。存储器储存装置依据其所 储存的一查询表取得软信息(SoftInformation)对应到的对数似然比 (LogLikelihoodRatio，LLR)，接着再以LDPC码进行错误更正的动 作。然而，存储器储存装置中的可复写式非易失性存储器会随着其储存 次数(erase-programtimes)的增加而改变其错误特性，因此若要取 得最佳的对数似然比，则必须不断地统计可复写式非易失性存储器的错 误特性，此举将对系统造成相当大的负担。

发明内容

有鉴于此，本发明提供一种数据读取方法，其具有较佳的错误位元 校正能力，并可依据所取得的错误位元信息选择性地调整对数似然比查 询表或存储单元的门槛值电压。

本发明提供一种存储器控制器，其具有较佳的错误位元校正能力， 并可依据所取得的错误位元信息选择性地调整对数似然比查询表或存 储单元的门槛值电压。

本发明提供一种存储器储存装置，其具有较佳的错误位元校正能 力，并可依据所取得的错误位元信息选择性地调整对数似然比查询表或 存储单元的门槛值电压。

本发明提供一种数据读取方法，用于一可复写式非易失性存储器模组。 可复写式非易失性存储器模组具有多个实体区块，且每一实体区块具有多个 实体页面。数据读取方法包括如下步骤。分割每一实体页面为多个位元数据 区。在每一实体页面当中至少一位元数据区相较于其他位元数据区具有不同 的数据长度。写入一数据至位元数据区，其中每一位元数据区对应一错误校 正码框，且在错误校正码框当中，对应于至少一位元数据区的错误校正码框 为具有较短的数据长度。自位元数据区读取数据。根据所读取的数据执行一 数据处理程序以获得一错误位元信息。根据错误位元信息，调整一对数似然 比查询表或存储单元的至少一门槛值电压。

本发明提供一种存储器控制器，包括一主机系统接口、一存储器接 口、一存储器管理电路以及一对数似然比估算电路。主机系统接口耦接 一主机系统。存储器接口耦接一可复写式非易失性存储器模组。可复写 式非易失性存储器模组具有多个实体区块，且每一实体区块具有多个实 体页面。存储器管理电路耦接至主机系统接口与存储器接口。存储器管 理电路分割每一实体页面为多个位元数据区；写入一数据至位元数据 区；自位元数据区读取数据；根据所读取的数据执行一数据处理程序； 以及根据错误位元信息，调整存储单元的至少一门槛值电压。对数似然 比估算电路耦接存储器管理电路。对数似然比估算电路根据错误位元信 息调整一对数似然比查询表。在每一实体页面当中至少一位元数据区相 较于其他位元数据区具有不同的数据长度。以及，每一位元数据区对应 一错误校正码框，在错误校正码框当中，对应至少一位元数据区的错误 校正码框为具有较短的数据长度。