[发明专利]低漏电型电源钳位ESD保护电路

说明书

技术领域

本发明涉及半导体集成芯片的静电放电(Electrostatic Discharge，ESD)保护技术领域，特别涉及一种低漏电型电源钳位ESD保护电路。

背景技术

在集成电路芯片的制造、封装、测试、运输等过程中，都会出现不同程度的静电放电事件。在集成电路放电时会产生数百甚至数千伏的等效高压，这会击穿集成电路中输入级的栅氧化层，使集成电路受到损伤。特别是随着集成电路中晶体管尺寸的按比例缩小，输入级的栅氧化层厚度越来越薄，更加容易受到外部静电电荷的影响而损坏。

为保护集成电路不受静电损伤，输入和输出接口(Pin)一般有对应的ESD保护电路。但核心电路被直接连接到电源VDD和地VSS之间，若没有电源钳位电路保护的话，很容易受到ESD脉冲的破坏。传统的电源和地之间的ESD钳位电路采用电阻-电容(R-C)耦合方式实现，图1示出了其基本结构。

图1中的ESD保护电路包括一个电阻-电容(R-C)电路110、一个反相器120以及一个钳位电路130。其中，R-C电路110包括电阻111和电容112，用于感应ESD电压，并驱动反相器120；反相器120包括P型金属-氧化物-半导体晶体管(P-channel metal oxide semiconductor，PMOS)121和N型金属-氧化物-半导体晶体管(N-channel metal oxide semiconductor，NMOS)122，其输出用于驱动N-沟道钳位晶体管131的栅极；钳位电路130由一个大尺寸的N-沟道钳位晶体管131构成，用于在感应到ESD脉冲时提供电源到地的电流泄放通道。

当电路正常工作时，电阻111将节点A上拉至高电平，通过反相器120产生一个低电平驱动N-沟道钳位晶体管131的栅极，使其关断。当有ESD脉冲施加到VDD上时，电容112保持节点A为低电平，同时维持一段时间，该时间由电阻111和电容112的R-C时间常数决定。节点A的低电平输入在反相器120的作用下，在节点B产生一个高电平输出，驱动N-沟道钳位晶体管131的栅极至高电平，从而将它开启，提供从VDD到VSS的低阻通道，以泄放静电电荷，起到保护内部电路的作用。

虽然这种R-C结构的传统电源钳位电路在ESD保护方面曾发挥过重要作用，但随着半导体工艺进入纳米尺寸级别，半导体器件的栅氧化层厚度日益减薄，使得该电路的栅氧化层漏电问题越来越严重。此外，为降低电路面积和成本，在先进的纳米尺寸工艺下，ESD保护电路中通常采用金属-氧化物-半导体(metal oxide semiconductor，MOS)电容来代替传统的电容器，这更容易导致漏电的增加。

仍以图1中的ESD保护电路为例，在纳米尺寸工艺条件下，该电路的漏电主要源于MOS电容112的薄栅氧化层。栅氧化层越薄，MOS电容的泄漏电流就越大，从而在电阻111上产生更大的压降，使得正常条件下节点A的电平低于VDD，继而使PMOS 121部分导通，将节点B上拉至一个高于VSS的电平，使得N-沟道钳位晶体管131亚阈值导通。为保证电路具有足够的静电泄放能力，N-沟道钳位晶体管131往往采用超大尺寸的晶体管实现，故其亚阈值漏电也很大。这样，由于MOS电容112的漏电引发了更多的漏电因素。

过多的漏电电流增加了ESD保护电路的出错概率。例如，过大的漏电电流有可能导致ESD保护电路的误触发，进而在正常情况下开启钳位电路，导致电路工作失常及引发更加严重的漏电问题。同时，对于一些便携式应用，低漏电也是非常必要的。

发明内容

(一)要解决的技术问题

本发明要解决的技术问题是：如何抑制ESD保护电路的漏电电流，并进一步防止ESD钳位电路误触发现象的发生。

(二)技术方案

为解决上述技术问题，本发明提供了一种低漏电型电源钳位ESD保护电路，包括：电源管脚、接地管脚、电阻-电容模块、触发模块、偏置模块和钳位模块，

所述电阻-电容模块，连接于所述电源管脚和所述偏置模块之间，用于在所述电源管脚遭受ESD脉冲的冲击时，发送控制信号至所述触发模块；

所述触发模块，连接于所述电源管脚和接地管脚之间，并分别与所述电阻-电容模块和钳位模块连接，用于在接收到所述控制信号时，发送启动信号至所述钳位模块和偏置模块；

所述钳位模块，连接于所述电源管脚和接地管脚之间，用于在接收到所述启动信号时，提供电源管脚到接地管脚之间的电流泄放通道；