[发明专利]抑制GIDL效应的后栅极工艺半导体器件及其制备方法

说明书

技术领域

本发明抑制栅极诱生漏极漏电流效应的器件和方法，特别涉及一种抑制栅极诱生漏极漏电流（GIDL）效应的后栅极工艺半导体器件及其制备方法，尤其是后栅极高介电常数金属栅极（Gate-Last-HKMG）的CMOS器件及制备方法。

背景技术

栅极诱生漏极漏电流（Gate-induced Drain Leakage，简称GIDL）效应是MOSFET主要的断态漏电流。该效应起源于当MOSFET栅极关态（NMOS栅极接负电压，PMOS栅极接正电压）而漏区接电压（NMOS漏区接正电压，PMOS漏区接负电压）时，由于漏端杂质扩散层与栅极重叠部分靠近界面处的能带发生强烈的弯曲，导致表面形成反型层，而耗尽层非常窄，以致导带电子和价带孔穴发生带-带隧穿效应（Band-to-Band Tunneling），从而形成漏极漏电流。它是关态漏电流Loff的主要来源，决定了栅氧化层薄氧化层的厚度下限。

对于GIDL的相关研究，在先前技术中，陈海峰等研究人员于2007年3月在物理学报（ACTA PHYSICA SINICA）第56卷第3期中公开了“超薄栅下LDD nMOSFET器件GIDL应力下退化特性”的文献，参见附图1所示，以NMOS为例进行说明，图（a）是N型MOSFET产生GIDL电流时候的能带弯曲，图中黑点表示电子，白点表示空穴。当MOS具备厚栅时，GIDL效应会造成关态漏电流，如图（b）所展示的在厚栅条件下产生GIDL电流时器件的截面示意图；而当MOS具备薄栅时，GIDL则会造成空穴通过隧穿效应而对栅氧化层造成损伤或被薄栅所俘获，如图（c）所展示的在超薄栅条件下产生GIDL电流时器件的截面示意图。这些情况都会造成MOSFET性能退化可靠性降低。除了关态漏电流，栅极诱生漏极漏电流还可能造成其他不良后果，例如，会造成孔穴通过隧穿效应对栅氧化层造成损伤或者被栅氧化层俘获，从而导致MOSFET性能退化，及可靠性降低。

传统抑制GIDL的方法，主要是通过增加栅氧化层的厚度或者使漏端杂质扩散远离栅极，显然，在追求高集成度的半导体行业，这类方案十分不利于器件进一步缩小。例如申请号为200610116404.2的中国专利申请案公开了以下技术方案：在栅极氮化硅侧墙制备前注入与源漏区注入杂质同型（NMOS采用N型，PMOS采用P型）的高剂量、高角度、低能量的离子，例如在漏区的顶面附近注入P型注入区，所采用的硼的注入剂量大致为5e12~5e12CM^-2，其注入角度为15度~45度，而能量为30KeV~60KeV。从而在栅漏重叠处形成一层浓度很高的离子注入层，从而实现减小栅极诱生漏极漏电流的目的，但是，其不良影响是会引起其他寄生效应（如热载流子效应，Hot Carrier Effect ）；或只能有限抑制栅极诱生漏极漏电流效应，当VGD Bias较高时，栅极诱生漏极漏电流仍然较严重；甚至还会造成漏端PN结反向漏电流增大。

正是鉴于现有技术的以上缺陷，提出了本发明的各种实施方式，自对准方法消除栅漏重叠，从而抑制GIDL效应。

发明内容

本发明提供一种抑制栅极诱生漏极漏电流效应的后栅极工艺半导体器件，其中，采用后栅极工艺制备工艺的该半导体器件至少包括第一类晶体管和第二类晶体管，其特征在于，还包括：第一、第二类晶体管各自所包含的栅极沟槽； 形成在第一、第二类晶体管各自的栅极沟槽底部的薄氧化层； 其中，第一、第二类晶体管各自的源区、漏区均包含横向扩散至第一、第二类晶体管各自的栅极沟槽下方的轻掺杂扩散区；并且第一类晶体管漏区的轻掺杂扩散区与第一类晶体管的栅极沟槽在垂直方向上的交叠部分通过离子注入而补偿为与第一类晶体管的阱区相同的掺杂类型；同时，第二类晶体管漏区的轻掺杂扩散区与第二类晶体管的栅极沟槽在垂直方向上的交叠部分通过离子注入而补偿为与第二类晶体管的阱区相同的掺杂类型，以抑制第一、第二类晶体管的栅极诱生漏极漏电流效应。

上述的抑制栅极诱生漏极漏电流效应的后栅极工艺半导体器件，在所述后栅极工艺半导体器件中，第一类晶体管源区的轻掺杂扩散区与第一类晶体管的栅极沟槽在垂直方向上的交叠部分通过离子注入补偿为与第一类晶体管阱区相同的掺杂类型。

上述的抑制栅极诱生漏极漏电流效应的后栅极工艺半导体器件，在所述后栅极工艺半导体器件中，第二类晶体管源区的轻掺杂扩散区与第二类晶体管的栅极沟槽在垂直方向上的交叠部分通过离子注入补偿为与第二类晶体管阱区相同的掺杂类型。