[发明专利]晶体管结构及其制备方法

说明书

技术领域

本发明是关于一种晶体管结构及其制备方法，特别是关于一种嵌置沟道式晶体管结构及其制备方法。

背景技术

虽然传统的平面沟道式晶体管已被广泛地使用于集成电路之中，然而随着半导体技术的集积度不断提高、组件尺寸不断缩小，传统平面沟道式晶体管的尺寸及载子沟道长度亦相对地缩小，导致二个掺杂区与设置于闸氧化层下方的一载子沟道相互作用而影响了该金属导电层对该载子沟道的开关控制能力，即导致所谓短载子沟道效应(short channel effect)，其阻碍了该平面沟道式晶体管的功能。为了克服上述难道，研究人员发展出称作″嵌置沟道式晶体管″，具有夹置于该掺杂区之间的嵌置式栅极以及增加的沟道长度。

图1至图3例示一现有嵌置沟道式晶体管10的制备方法。首先，形成覆盖一半导体基板11的一垫氧化物层15以及具有多个开口19的蚀刻屏蔽17于该垫氧化物层15上，其中该半导体基板11具有一浅沟渠隔离结构13。之后，进行一干蚀刻工艺以局部去除该开口19下方的半导体基板11，便形成多个沟槽21于该半导体基板11中，如图2所示。

参考图3，在去除该蚀刻屏蔽17之后，形成一填满该沟槽21的介电层25、嵌置式栅极23及介电层27。之后，进行一掺杂制程以将掺质植入该半导体基板11中，便形成二个掺杂区29(作为源极与漏极)于该嵌置式栅极23两侧的半导体基板11中。

图4是该嵌置沟道式晶体管10的局部放大图。该嵌置沟道式晶体管10包含一上端23A及一下端23B，该上端23A与该掺杂区29之间的隔离空间等于该下端23B与该半导体基板11之间的隔离空间，其中隔离空间即该介电层25的厚度。特而言之，该嵌置沟道式晶体管10的上端23A具有一转角31，其产生高电场。如此，该嵌置沟道式晶体管10具有较严重的栅极引发漏极漏电流(gate induced drain leakage，GIDL)。此外，该嵌置沟道式晶体管10产生的高电场亦影响该介电层25的可靠度及效能。

发明内容

为解决上述技术问题，本发明提供一种嵌置沟道式晶体管结构及其制备方法。

本发明的晶体管结构的一实施例，包含一半导体基板；一导电区块，设置于该半导体基板的中；一栅极介电层，设置于该导电区块及该半导体基板之间；一鼓形介电结构，设置于该导电区块及该栅极介电层之上。

进一步地，该导电区块包含一上端，该上端具有一转角，该鼓形介电结构包含一宽部，该宽部覆盖该转角。

进一步地，该鼓形介电结构包含：

一宽部，设置于该导电区块之上；以及

一窄部，设置于该宽部之上。

进一步地，该窄部的宽度大于该导电区块的宽度。

进一步地，该导电区块包含一上端及一下端，该上端与该半导体基板之间的隔离空间大于该下端与该半导体基板之间的隔离空间。

进一步地，该导电区块包含一上端，该鼓形介电结构隔离该半导体基板及该上端。

进一步地，该晶体管结构包含至少一掺杂区，设置于该导电区块的旁侧的半导体基板之中。

进一步地，该掺杂区包含一下端，该下端低于该鼓形介电结构。

进一步地，该导电区块包含一上端，该掺杂区包含一下端，该下端低于该导电区块的上端。

本发明的晶体管结构的制备方法的一实施例，包含下列步骤：形成至少一沟槽于一半导体基板之中；形成一第一介电层于该沟槽之内；形成一导电区块于该沟槽的一底部；形成一衬屏蔽于该沟槽之中，该衬屏蔽覆盖该第一介电层的一上部；局部去除未被该衬屏蔽覆盖的第一介电层及半导体基板以形成一鼓形凹部于该半导体基板之中；在该鼓形凹部填入介电材料以形成一鼓形介电结构。

进一步地，形成该第一介电层是进行一热氧化工艺。

进一步地，形成该导电区块包含下列步骤：

在该沟槽填入导电材料；以及

进行一蚀刻工艺以从该沟槽的一上部局部去除该导电材料。

进一步地，形成该鼓形凹部是使用该衬屏蔽作为蚀刻屏蔽，进行一湿蚀刻工艺。

进一步地，该制备方法包含从该沟槽去除该衬屏蔽的步骤。

进一步地，该制备方法包含下列步骤：

形成一屏蔽层，其覆盖该导电区块；以及

进行一热处理工艺以转化邻近该半导体基板的局部屏蔽层。

进一步地，该制备方法包含形成至少一掺杂区于该导电区块的旁侧的半导体基板之中。

进一步地，该导电区块包含一上端，该掺杂区包含一下端，该下端低于该导电区块的上端。