[发明专利]一种半导体结构及其制造方法

说明书

技术领域

本发明涉及半导体的制造领域，尤其涉及一种半导体结构及其制造方法。

背景技术

随着半导体结构制造技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小(目前已经可以达到纳米级)，随着半导体器件尺寸的缩小，各种微观效应凸显出来，为适应器件发展的需要，本领域技术人员一直在积极探索新的制造工艺。

场效应晶体管中保持性能的重要因素是载流子迁移率，在通过非常薄的栅介质来与沟道隔离的栅极上施加的电压的情况下，载流子迁移率可以影响掺杂半导体沟道中流动的电流或电荷量。

根据载流子的类型和应力方向，FET(场效应晶体管)的沟道区中的机械应力可以显著地提高或降低载流子的迁移率。在FET中，拉应力能够提高电子迁移率，可以有利地提高NMOS(N型金属氧化半导体)的性能；而压应力可以提高空穴迁移率，可以有利地提高PMOS(P型金属氧化半导体)的性能。

现有的使用超薄SOI衬底制造半导体器件的工艺中，刻蚀部分所述SOI衬底的SOI层和BOX层，然后填充半导体物质为形成源/漏区做准备，但是所述填充的半导体物质提供的应力有限，因此对半导体器件的沟道区施加的有利应力也有限，无法有效提升半导体器件的工作性能。

发明内容

本发明的目的在于提供一种半导体结构及其制造方法，通过埋入应力层，对使用超薄SOI衬底制造形成的半导体器件的沟道区引入有利应力，提高所述半导体器件的性能。

一方面，本发明提供了一种半导体结构的制造方法，该方法包括：

a)提供SOI衬底，并在所述SOI衬底上形成栅极结构；

b)刻蚀所述栅极结构两侧的所述SOI衬底的SOI层和BOX层，以形成暴露所述BOX层的沟槽，该沟槽部分进入所述BOX层；

c)形成填充部分所述沟槽的应力层；

d)在所述沟槽中形成覆盖所述应力层的半导体层。

另一方面，本发明还提供了另一种半导体结构的制造方法，该方法包括：

a)提供SOI衬底，在该SOI衬底上覆盖掩膜，所述掩膜掩盖的区域为预定形成栅极线的区域；

b)刻蚀所述掩膜两侧的所述SOI衬底的SOI层和BOX层，以形成暴露所述BOX层的沟槽，该沟槽部分进入所述BOX层；

c)形成填充部分所述沟槽的应力层；

d)在所述沟槽中形成覆盖所述应力层的半导体层；

e)移除所述掩膜以暴露其掩盖的区域，在该区域上形成栅极结构。

相应地，本发明还提供了一种半导体结构，该半导体结构包括SOI衬底、栅极结构、应力层和半导体层，其中：

所述SOI衬底包括SOI层和BOX层；

所述栅极结构形成在所述SOI层之上；

所述应力层形成在所述形成在所述栅极结构两侧的所述SOI衬底内，与所述BOX层相接触并延伸至该BOX层内，该应力层的上平面低于所述栅极结构的下平面；

所述半导体层覆盖所述应力层，并与所述SOI层相接触。

本发明提供的半导体结构及其制造方法在超薄SOI衬底上形成沟槽，首先在沟槽中填充应力层，然后在该沟槽内填充半导体材料作为形成源/漏区备用，所述应力层为半导体器件的沟道提供了有利应力，有助于提升半导体器件的性能。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：

图1(a)和图1(b)是根据本发明的半导体结构的制造方法的两个具体实施方式的流程图；

图2至图6是根据本发明的一个具体实施方式按照图1(a)示出的流程制造半导体结构过程中该半导体结构各个制造阶段的剖视结构示意图；

图7至图9是根据本发明的一个具体实施方式按照图1(b)示出的流程制造半导体结构过程中该半导体结构各个制造阶段的剖视结构示意图。

附图中相同或相似的附图标记代表相同或相似的部件。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。