[发明专利]执行对两个操作数的操作并随后存储原始值的方法和系统

说明书

技术领域

本发明涉及计算机系统，并且更具体地涉及计算机系统处理器指令功能性。

背景技术

商标是U.S.A(美国)纽约阿蒙克的国际商业机器公司的注册商标。S/390、Z900、z990和z10以及其它产品名称可能是国际商业机器公司或其它公司的注册商标或产品名称。

IBM从二十世纪六十年代的公知系统360的机器开始至今，通过许多非常有才能的工程师的工作，已经创建了一种特殊的架构，由于其对于计算系统的本质特性而被公知为“大型机”，其操作原理通过描述已经由IBM发明人发明的指令来陈述机器的架构，可以在“大型机”实施所述指令时执行所述指令，并且由于它们对改进“大型机”所表示的计算机器的状态的显著贡献，而被选择包含在多年陈述的IBM的操作原理(IBM’s Principles of Operation)中作为显著贡献。2009年2月出版的操作原理的第八版已经成为作为SA22-7832-07的标准出版的参考文献，并且被并入包括IBM系统企业级服务器的IBM的大型机服务器中。通过全文引用将IBM操作原理(出版物SA22-7832-07)合并于此。

参考图1A，描绘了主机计算机系统50的典型组件。在计算机系统中也可以采用本领域众所周知的其它组件布置。典型的主机计算机50包括一个或多个CPU1，其与主存储器(计算机存储器2)通信；以及到存储装置11和网络10的I/O接口，用于与其它计算机或SAN等通信。CPU1与具有架构的(architected)指令集和架构的功能性的架构兼容。CPU1可以具有动态地址转换(DAT)3，用于将程序地址(虚拟地址)变换为存储器的真实地址。DAT典型地包括用于高速缓存(cache)转换的转换后备缓冲器(TLB)7，使得以后对计算机存储器2的块的访问不需要地址转换的延迟。典型地，在计算机存储器2与处理器1之间采用高速缓存9。高速缓存9可以是分层级的，具有对于多于一个CPU可用的大高速缓存以及在大高速缓存与每个CPU之间的较小、较快(较低级)的高速缓存。在一些实施方式中，较低级的高速缓存被划分以提供用于指令取出和数据访问的分离低级高速缓存。在实施例中，由指令取出单元4经由高速缓存9从存储器2取出指令。在指令解码单元(6)中解码该指令，并且将该指令调度(dispatch)(在一些实施例中与其它指令一起)至指令执行单元8。典型地，采用几个执行单元8，例如，算术执行单元、浮点执行单元和分支指令执行单元。由执行单元执行指令，如需要则从指令指定的寄存器或存储器访问操作数。如果要从存储器2访问(加载或存储)操作数，则加载存储单元5典型地在被执行的指令的控制下处理访问。可以在硬件电路中、或在内部微代码(固件)中、或通过这两者的组合来执行指令。

在图1B中，提供了仿真的主机计算机系统12的示例，其仿真主机架构的主机计算机系统50。在仿真的主机计算机系统21中，主机处理器(CPU)1是仿真的主机处理器(或虚拟主机处理器)并包括仿真处理器27，其具有与主机计算机50的处理器1不同的本地指令集架构。仿真的主机计算机系统21具有对于仿真处理器27可访问的存储器22。在该示例实施例中，存储器22被分割为主机计算机存储器2部分和仿真例程23部分。主机计算机存储器2对于根据主机计算机架构的仿真的主机计算机21的程序可用。仿真处理器27执行与仿真的处理器1的架构不同的架构的架构指令集的本地指令(所述本地指令从仿真例程存储器23获得)，并且可以通过采用在序列&访问/解码例程中获得的一个或多个指令来从主机计算机存储器2中的程序访问用于执行的主指令，所述序列&访问/解码例程可以解码所访问的主机指令，以确定本地指令执行例程，用于仿真所访问的主机指令的功能。可以通过架构的设施例程(Architected Facilities Routines)仿真为主机计算机系统50的架构所定义的其它设施，例如，包括诸如通用寄存器、控制寄存器、动态地址转换和I/O子系统支持和处理器高速缓存的设施。仿真例程还可以利用仿真处理器27中可用的功能(诸如通用寄存器和虚拟地址的动态转换)来增强仿真例程的性能。还可以提供特殊硬件和卸载(Off-Load)引擎来辅助处理器27仿真主机计算机50的功能。