[发明专利]基板处理方法和基板处理装置

说明书

技术领域

本发明涉及基板处理方法和基板处理装置。

背景技术

如日本特开2010－56470号公报所记载那样，随着半导体器件的电路图案的进一步的精细化，对于构成半导体器件的各种膜，也要求其进一步的薄膜化和均匀化。作为能够应对这样的要求的成膜方法，公知有所谓的分子层成膜法(MLD：MolecularLayerDeposition、也称作原子层成膜法(ALD：AtomicLayerdeposition)，在该分子层成膜法中，通过向基板供给第1反应气体并使第1反应气体吸附在基板的表面上，接着向基板供给供给第2反应气体并使第2反应气体与吸附在基板的表面上的第1反应气体发生反应，从而将由反应生成物构成的膜堆积在基板上。采用这样的成膜方法，反应气体能够(准)自饱和地吸附在基板表面上，因此能够实现较高的膜厚控制性、优异的均匀性、以及优异的埋入特性。

然而，随着电路图案的精细化、例如随着沟槽元件分离构造中的沟槽、线·空间·图案(line·space·pattern)中的空间的深宽比变大，在分子层成膜法中，也存在难以埋入沟槽、空间的情况。

例如，当欲利用氧化硅膜来埋入具有30nm左右的宽度的空间时，反应气体难以进入狭小空间的底部，因此，存在如下倾向，即，在划分空间的线侧壁的上端部附近，膜厚变厚，在底部侧，膜厚变薄。因此，存在被埋入到空间中的氧化硅膜产生空隙的情况。当例如在后续的蚀刻工序中对这样的氧化硅膜进行蚀刻时，有时在氧化硅膜的上表面上形成与空隙相连通的开口。这样的话，蚀刻气体(或蚀刻液)有可能自这样的开口进入到空隙中而产生污染，或者在之后的镀金属(metallization)时金属进入到空隙中而产生缺陷。

该问题并不限于ALD法，也可能在化学气相沉积(CVD：ChemicalVaporDeposition)法中产生。例如，存在以下情况，即，在向形成于半导体基板的连接孔埋入导电性物质的膜而形成导电性的连接孔(所谓的插头)时，在插头中形成了空隙。如日本特开2003－142484号公报所记载的那样，为了抑制空隙而提出如下方法：在利用导电性物质埋入连接孔时，重复进行利用回蚀来将形成于连接孔的上部的导电性物质的外伸(日文：オーバーハング)形状部去除的工序，由此形成抑制了空隙的导电性连接孔(所谓的插头)。

然而，在日本特开2003－142484号公报所记载的发明中，存在如下问题：不得不利用不同的装置来进行导电性物质的膜的成膜和回蚀，在装置之间输送晶圆、使各装置内的处理条件稳定化时要花费时间，因此不能提高生产率。

另外，为了解决该日本特开2003－142484号公报所记载的问题，如日本特开2012－209394号公报所记载的那样，作为减少在形成于基板表面的凹形状图案处产生的空隙并能够以高生产率进行埋入的成膜方法和成膜装置，提出一种使用成膜装置在同一处理室内利用旋转台的旋转来依次重复进行成膜、改性以及蚀刻的成膜方法，该成膜装置包括：旋转台，其用于载置基板；第1反应气体供给部和第2反应气体供给部，其能够向旋转台的基板载置面供给成膜用的第1反应气体和第2反应气体；以及活性化气体供给部，其用于使改性气体和蚀刻气体活性化并供给该改性气体和蚀刻气体，该改性气体用于对第1反应气体和第2反应气体互相反应而生成的反应生成物进行改性，该蚀刻气体用于对该反应生成物进行蚀刻。

然而，在所述日本特开2012－209394号公报所记载的成膜方法中，不能对蚀刻速率、被蚀刻了的膜的表面粗糙度等蚀刻条件进行精细控制，难以设为使成膜与蚀刻间的平衡最佳的条件，根据形成于基板表面的凹形状图案的形状(深宽比等)、所进行成膜的膜的种类等的不同，还存在难以进行高品质的成膜的情况。

发明内容

因此，本发明的目的在于，提供能够对蚀刻速率、蚀刻后的膜的表面粗糙度等蚀刻条件进行控制且在多种条件下均能够进行期望的基板处理的基板处理方法和基板处理装置。

为了达到所述目的，本发明的一技术方案提供一种基板处理方法。在基板处理方法中，将基板载置在设于处理室内的旋转台上，沿着所述旋转台的旋转方向该处理室划分为被供给蚀刻气体的处理区域和不被供给所述蚀刻气体而被供给吹扫气体的吹扫区域。向所述处理区域供给蚀刻气体。向所述吹扫区域供给吹扫气体。使旋转台旋转，在使所述旋转台旋转1圈时使所述基板分别通过所述处理区域和所述吹扫区域各1次。在所述基板通过所述处理区域时对形成于所述基板的表面的膜进行蚀刻。通过使所述旋转台的旋转速度变化来控制对所述膜进行蚀刻的蚀刻速率或蚀刻后的所述膜的表面粗糙度。