[发明专利]一种半导体器件的替代栅集成方法

说明书

技术领域

本发明涉及超深亚微米半导体器件技术领域，尤其涉及一种高k栅介质/金属栅半导体器件的替代栅集成方法，该方法采用牺牲SiO₂/多晶硅栅作为牺牲栅堆叠，经平坦化工艺后，分别去除N型器件区域和P型器件区域的牺牲栅堆叠，形成高k栅介质/金属栅替代栅堆叠，实现N型和P型高k栅介质/金属栅半导体器件的集成。

背景技术

40多年来，集成电路技术按摩尔定律持续发展，特征尺寸不断缩小，集成度不断提高，功能越来越强。目前，金属氧化物半导体场效应晶体管(MOSFET)的特征尺寸已进入亚50纳米。伴随器件特征尺寸的不断减小，如果仍采用传统的多晶硅栅，多晶硅耗尽效应将越来越严重，多晶硅电阻也将随之增大，PMOS的硼穿通现象会更加显著，这些障碍将严重限制器件性能的进一步提高。为了克服以上困难，工业界开始采用高介电常数(高k)栅介质/金属栅栅结构代替传统的氧化硅/多晶硅栅结构。

在高k栅介质/金属栅半导体器件的制备上，通常包括两种制备工艺：一种是“先栅(gate first)”制备工艺，一种是“后栅(gate last)”制备工艺。先栅制备工艺是先制备金属栅电极后制备源/漏，其与标准CMOS工艺流程相似。其特点是工艺简单，与标准CMOS工艺相兼容，标准CMOS工艺中常用的一些工艺在先栅工艺中也可采用，有利于节省成本。但这种方法存在一些难以克服的缺点：首先是金属栅电极容易被注入源/漏的离子穿透影响器件的电学特性；其次是激活源/漏杂质的高温工艺对金属栅的功函数会有很大的影响，大部分金属栅材料在高温退火处理后其功函数会向禁带中央移动，导致器件性能的退化。后栅制备工艺，又称大马士革工艺。国际常用的后栅制备工艺是先形成高k栅介质/假栅结构，在完成源/漏注入与激活工艺后，通过平坦化处理去掉假栅，形成栅槽，然后重新淀积金属栅，完成高k栅介质/金属栅半导体器件的制备。这种后栅工艺的优点是金属栅电极在源/漏激活热退火工艺之后形成，避免了高温工艺对金属栅特性的影响，使器件获得很高的稳定性和一致性，有利于形成高性能的高k栅介质/金属栅半导体器件和电路。但是这种后栅工艺也存在一定的缺点，主要是在去除假栅电极时很容易对下面的高k栅介质造成损伤，降低高k栅介质的可靠性。

发明内容

本发明的主要目的在于提供一种半导体器件的替代栅集成方法，该方法包括：提供半导体衬底；在所述半导体衬底上形成阱区域，定义N型器件区域和/或P型器件区域；在所述N型器件区域和/或P型器件区域上分别形成牺牲栅堆叠，所述牺牲栅堆叠包括牺牲栅介质层和牺牲栅电极层，其中，所述牺牲栅介质层位于所述半导体衬底上，所述牺牲栅电极层位于所述牺牲栅介质层上；环绕所述牺牲栅堆叠形成侧墙；在所述牺牲栅堆叠两侧且嵌入所述半导体衬底形成源/漏区；在所述半导体衬底上形成SiO₂层；在所述SiO₂层上旋涂旋转涂布玻璃(SOG)；对所述SOG进行刻蚀至所述SiO₂层露出；对SOG与SiO₂层界面处进行速率差刻蚀，实现SiO₂层表面平坦化；随后分别在N型器件区域形成N型替代栅堆叠，和/或在P型器件区域形成P型替代栅堆叠。

本发明提供的这种半导体器件的制造方法采用牺牲SiO₂/多晶硅栅堆叠一方面可以有效避免先栅工艺中高温退火对高k栅介质/金属栅结构电学特性的影响，另一方面可以克服高k栅介质/牺牲多晶硅栅结构在去除牺牲多晶硅栅的时候对高k栅介质的损伤。在具体制备工艺上，本发明采用SiO₂+SOG平坦化工艺，并且经平坦化工艺后，分别去除N型器件和P型器件的SiO₂/多晶硅牺牲栅堆叠，然后淀积适用于N型器件和P型器件的高k栅介质/金属栅替代栅堆叠。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚：

图1-16示出了根据本发明实施例制造半导体器件的流程中各步骤对应的器件结构的截面图。

附图标记说明：