[发明专利]一种半导体结构及其制造方法

说明书

技术领域

本发明涉及半导体器件的制造领域，尤其涉及一种半导体器件及其制造方法。

背景技术

随着半导体器件制造技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小，因此半导体器件制造过程中对工艺控制的要求较高。

在传统的半导体工艺中，由于受到接触孔以及驱动电流的限制，所以半导体器件的长度和宽度有一定的限制，不适宜过多的减小。本发明中长度和宽度的定义为：长度为平行于栅极长度也就是沟道长度的方向上的距离，宽度为平行于栅极宽度也就是沟道宽度的方向上的距离。众所周知，源/漏区的宽度与驱动电流的大小有关，宽度越大，驱动电流越大。通常，该宽度是在设计集成电路时根据需要预先设定好的，不可随意更改。另一方面，源/漏区的长度与接触塞的大小有关，其长度必须要长于接触塞的长度，以保证在源/漏区上能够形成接触塞，以便源漏电极引出。鉴于长度、宽度两方面的限制，半导体结构中源/漏区的面积很难减小。

下面结合附图对传统工艺中的半导体结构进行说明。

首先参考图1，图1为示意图，旨在清楚地体现MOS管的构造形貌，因此图中没有示出层间介质层，可作为截面图参考。图中110为源/漏区，320为接触塞，230为栅极，400为做电极引出时的金属线。W即为沟道宽度，也可称为栅极宽度；L为沟道长度，也可称为栅长。

其次参考图2和图3，图2是传统半导体结构的俯视图，图3是图2示出的半导体结构沿A-A’方向的剖面结构示意图。

如图2所示，230为栅极，240为侧墙，320为接触塞，300为层间介质层。虽然从俯视图中无法直接看到源/漏区的大小，但是根据传统刻蚀工艺，源/漏区的长度一定要大于与接触塞320之间接触面的长度。如图3所示，接触塞320位于栅极堆叠两侧，且贯穿层间介质层300，位于源/漏区110之上。由此可见，接触塞320的与源/漏区之间接触面的长度小于源/漏区的长度。

如上所述，为了减小半导体结构的面积以增加整个器件的集成度，期望减小源/漏区的长度或者宽度。然而，减小源/漏区的宽度会直接导致半导体驱动电流减小，半导体性能下降。按照传统半导体工艺，由于需要在源/漏区上形成接触塞，因此对源/漏区长度的设计受到接触塞长度的限制。这两方面的限制造成了源/漏区的面积难以减小，相应地，半导体结构很难减小，半导体器件集成度难以提高。

发明内容

本发明的目的在于提供一种半导体器件及其制造方法，用于有效减小半导体结构的面积，增加整个半导体器件的集成度。

根据本发明的一个方面，提供一种半导体结构的制造方法，该方法包括以下步骤：

(a)提供衬底，在所述衬底之上形成栅极堆叠；

(b)在所述衬底上形成源/漏区和源/漏外延区，所述源/漏外延区与所述源/漏区(110)相连，且其长度大于所述源/漏区的长度；

(c)形成覆盖所述栅极堆叠、所述源/漏区和所述源/漏外延区的层间介质层；

(d)在所述源/漏外延区上形成接触塞。

相应地，根据本发明的另一个方面，提供一种半导体结构，该半导体结构包括衬底、栅极堆叠、侧墙、层间介质层、接触塞，其中：

源/漏区和源/漏外延区形成于所述衬底之中；所述栅极堆叠形成在所述衬底之上，所述层间介质层覆盖所述源/漏区和所述源/漏外延区，所述侧墙形成在所述栅极堆叠的侧壁处，

其特征在于，

所述接触塞贯穿所述层间介质层并延伸到所述源/漏外延区内部，所述源/漏外延区的长度大于所述源/漏区的长度，所述长度为平行于沟道长度方向的度量。

与现有技术相比，本发明提供的半导体结构及其制造方法有以下优点：

在形成源/漏区之前，在进行曝光构图时，除了形成源/漏区，还形成一个源/漏外延区，在形成接触塞时，可以将其形成在源/漏外延区上。由于接触塞不形成于源/漏区上，那么源/漏区的面积就不会受到接触塞面积的限制，因此可以有效减小源/漏区的面积，进而减小半导体结构的面积，增加器件的集成度。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：

图1-图3是现有技术中半导体结构的结构示意图；

图4-图9(b)是根据本发明的半导体结构在各个制造阶段的结构示意图；

图10是根据本发明的半导体制造方法的一个具体实施方式的流程图。