[发明专利]半导体结构及其制作方法以及制作半导体布局的方法

说明书

技术领域

本发明涉及一种半导体结构及其制作方法以及制作半导体布局的方法，且特别涉及一种采用双重图案化技术(double patterning technique，DPT)的制作半导体布局的方法及半导体结构。

背景技术

集成电路(integrated circuit，IC)是通过形成于基底或不同膜层中的图案化特征(feature)构成的元件装置以及内连线结构所建构。在IC的制作过程中，光刻(photolithography)工艺为不可或缺的技术，其主要是将所设计的图案，例如注入区域布局图案或电路布局图案等形成于一个或多个光掩模上，然后再通过曝光(exposure)与显影(development)步骤将光掩模上的图案转移至膜层上的光致抗蚀剂层内，以将此复杂的布局图案精确地转移至半导体芯片上。伴随着后续的离子注入工艺、蚀刻工艺以及沉积工艺等半导体工艺步骤，可完成复杂的IC结构。

而随着半导体产业的微型化发展以及半导体制作技术的进步，已知作为广用技术的曝光技术已逐渐接近其极限。因此，可以在现有的基础设施上加大最小图案距离(高达二倍)的双重图案化技术(DPT)几乎已成为32纳米(nanometer，nm)与22nm线宽技术中最有可能的解决方法。请参阅图1，图1为已知双重图案化技术的分解方法的示意图。如图1所示，双重图案化技术主要是将原始布局图案100分解(decompose)形成于不同的二个光掩模上，其中光掩模包括布局图案102，另一光掩模则包括布局图案104，而布局图案102与布局图案104组合成原始布局图案100。另外，当一个完整而连续的原始布局图案因最小图案距离的考虑被分割成布局图案102与布局图案104(如图1中圆圈A所强调)时，该连续的布局图案被称作待切割图案(to-be-split pattern)。

请参阅图2，图2为利用双重图案化技术制作的半导体布局结构。值得注意的是，由于双重图案化技术必需经历多次曝光(multiple exposure)步骤，因此重叠控制(overlay control)与对准一直是双重图案化技术所关注的问题，且重叠控制与对准的问题在待切割图案被分解为两个切割图案(split pattern)时又被更加突显。当双重图案化技术发生了重叠错误或对准不精确时，都有可能造成应该相连的切割图案在双重图案化技术之后并未相连。除此之外，光刻工艺中常发生的线末短缩(line-end shortening)现象，亦可能导致如图2中圆圈B所示的，切割图案并未相连等断线结果，而造成严重的断路问题。

由此可知，业界仍需要一种可克服上述问题的制作半导体布局图案的方法及半导体布局结构。

发明内容

因此，本发明提供一种半导体结构及其制作方法以及制作半导体布局的方法，用以解决双重图案化技术中发生的断线等问题。

根据本发明的一个方面，提供一种半导体结构，该半导体结构包括有布线图案，该布线图案包括有至少一第一线段与一第二线段，且至少部分该第一线段与部分该第二线段于邻接区域内彼此邻接。该半导体结构还包括连接图案，该连接图案设置于该邻接区域内，且电性连接该第一线段与该第二线段。

根据本发明的另一个方面，提供一种制作半导体布局的方法，该方法首先提供第一布局与第二布局，该第一布局包括有多个布线图案，而该第二布局包括有多个连接图案。接下来于该第一布局的这些布线图案中定义至少一个第一待切割图案，这些第一待切割图案分别与这些连接图案重叠。而在定义出这些第一待切割图案后，于该第一待切割图案与该连接图案的重叠处切分这些第一待切割图案，以分解该第一布局形成第三布局与第四布局，并分别输出该第三布局与该第四布局至第一光掩模与第二光掩模上。

根据本发明的再一个方面，提供一种制作半导体布局的方法，该方法首先提供第一布局，该第一布局包括有多个布线图案，随后于这些布线图案中定义出多个待切割图案。接下来提供第二布局，该第二布局包括有多个第一连接图案，随后于该第二布局中加入多个第二连接图案，且这些第二连接图案分别与这些待切割图案重叠，最后输出该第二布局至第一光掩模上。