[发明专利]低功耗静态存储器SRAM

说明书

技术领域

本发明属于存储器技术领域，尤其涉及一种低功耗静态存储器SRAM。

背景技术

如图4所示，是现有技术英特尔的一篇美国专利文献US6560139B2，涉及一种低漏电流的静态存储器阵列。当SRAM阵列处于active(read和write)模式时，阵列的地线电压降低，提高读写访问的速度；当阵列处于standby时，地线电压抬高，以减小漏电。附图4示出了SRAM阵列的两个部分，访问第一部分时，第二部分不访问。附图5为台湾半导体制造有限公司申请的一篇关于减少漏电流的SRAM设备，申请号为US7269055B2。当SRAM阵列处于active(read和write)模式时，阵列的电源电压抬高，提高读写访问的速度；当阵列处于standby时，电源电压降低，以减小漏电。而US6970374B是上述二者的结合，以此来降低漏电流。

然而，当SRAM处于standby模式时，传统减小的方式很有可能没有到极限值，可以通过进一步降低电源电压或者抬高地线电压减小漏电，但是电源电压降低或者地线电压抬高过多，SRAM单元hold稳定性变差，甚至出错。另外，由于工艺波动和温度的影响，不同的存储阵列进入standby模式的降低电源电压和提高地线电压的程度也会有所不同。

发明内容

为了达到上述目的，本发明提出一种减少漏电流的静态存储器SRAM系统，包括读写电路、ECC检错纠错电路、电压调节器、偏压管和存储单元阵列，电压调节器控制偏压管降低或增加存储单元阵列的电源电压；读写电路，用于当电源电压恢复到active模式，读取存储单元阵列内容，并将内容发送到ECC检错纠错电路；ECC检错纠错电路，用于检错纠错，并将改正后的值通过读写电路写回存储单元阵列。

优选的，ECC检错纠错电路和读写电路连接，并和电压调节器相连，电压调节器和偏压管连接，偏压管和存储单元阵列的电源线连接。

优选的，存储单元阵列中的存储单元包括电源线，地线，字线，位线和互补位线。读写电路和存储单元阵列中的位线和互补位线连接。

为了达到上述目的，本发明提出一种减少静态存储器SRAM漏电流的方法，包括以下步骤：(1)电压调节器控制偏压管把阵列单元的电源电压降低到V0；(2)电源电压恢复到active模式，读写电路读取阵列中单元的内容，然后把所读内容送入ECC检错纠错电路，若出错，采用ECC纠错，并把改正后的值通过读写电路写回阵列，转到第(4)步；若没有出错，转到第(3)步；(3)采用电压调节器控制偏压管把阵列单元的电源电压降低到比前一次降低的值小ΔV，转到第(2)步；(4)将阵列单元的电源电压增加ΔV，阵列进入standby模式。

采用ECC检测处于standby模式下SRAM各个阵列的单元值，在保证hold不出错的情况下尽可能降低阵列的电源电压或者抬高阵列的地线电压，以尽可能降低漏电，实现极低功耗。

附图说明

附图1为根据本发明一个实施例低功耗静态存储器SRAM单元；

附图2为根据本发明一个实施例降低漏电流的静态存储器SRAM系统；

附图3为根据本发明另一个实施例降低漏电流的静态存储器SRAM系统；

附图4为现有技术低漏电流的静态存储器阵列；

附图5为现有技术减少漏电流的SRAM设备。

具体实施方式

附图1为根据本发明一个实施例低功耗静态存储器SRAM单元100。其中101为电源线，102为地线，103为字线，104为位线，105为互补位线，106为一个NMOS传输管，107为另一个NMOS传输管，108为一个PMOS负载管，109为另一个PMOS负载管，110为一个NMOS驱动管，111为另一个NMOS驱动管，112为存储节点，113为互补存储节点。第一NMOS传输管106的漏端、栅端、源端分别与位线104、字线103、存储节点112连接；第二NMOS传输管的漏端、栅端、源端分别与互补位线105、字线103、互补存储节点113连接；第一PMOS负载管的漏端、栅端、源端分别与存储节点112、互补存储节点113、电源线101连接；第二PMOS负载管的漏端、栅端、源端分别与互补存储节点113、存储节点112、电源线101连接；第一NMOS驱动管的漏端、栅端、源端分别与存储节点112、互补存储节点113、地线104连接；第二NMOS驱动管的漏端、栅端、源端分别与互补存储节点113、存储节点112、地线104连接。