[发明专利]半导体器件及其制造方法

说明书

相关申请的交叉引用

本申请涉及于2010年7月8日提交的日本专利申请No.2010-155928，要求其优先权且其全部内容合并于此以做参考。 

技术领域

本发明涉及半导体器件及其制造方法，且尤其是CMOS晶体管及其制造方法。

背景技术

CMOS（互补MOS）结构是同时集成N沟道MOS晶体管和P沟道MOS晶体管的结构。该结构被广泛地应用在很多半导体器件电路中。例如，该结构甚至应用于诸如液晶驱动器之类的要求高击穿电压的电路。

然而，已知，在CMOS结构中，在相邻区域之间形成寄生双极晶体管，且由于该晶体管的行为，导致闩锁。因此，具有CMOS结构的半导体器件电路采用防止在CMOS结构中闩锁的布局结构。

例如，一种已知半导体器件，该器件具有在N沟道MOS晶体管的阱区域和P沟道MOS晶体管的阱区域之间的边界处提供的阱保护环。具有在该边界形成的深沟槽的半导体器件也是已知的（例如，参见日本未经审查的专利公布No.2007-227920）。

下面将参考图13和14描述常规半导体器件。图13是用于描述形成有阱保护环的半导体器件的剖面图。图14是用于描述形成有深沟槽的半导体器件的剖面图。

如图13所示，具有阱保护环的半导体器件包括：N型阱区域103，其在P型半导体衬底101上形成且具有布置在其上的PMOS晶体管150（此后也被称为P沟道型MOS晶体管，此后也是如此）；以及P型阱区域104，其在衬底101上形成且具有布置在其上的NMOS晶体管151（此后称为N沟道型MOS晶体管，此后也是如此）。阱保护环120和121在N型阱区域103和P型阱区域104之间的边界的附近形成。阱保护环120和121连接到电源线，其中VDD电势施加给阱保护环120。GND电势（或VSS电势）施加给阱保护环121。在具有阱保护环的半导体器件中，阱保护环120和121被设置为具有上述电势以防止闩锁的发生。

如图14所示，具有形成在其上的深沟槽的半导体器件包括：N型阱区域103，其在P型半导体衬底101上形成且具有布置在其上的PMOS晶体管150；以及P型阱区域104，其在衬底101上形成且具有布置在其上的NMOS晶体管151。在N型阱区域103和P型阱区域104之间的边界处形成比这些阱区域深的深沟槽130。在具有形成在其上的深沟槽的半导体器件中，由N型阱区域103、P型半导体衬底101和NMOS源极/漏极区域113形成的横向NPN双极晶体管200的电流放大因子h_FE被减小以防止闩锁的发生。

然而，具有阱保护环的上述半导体器件需要布置阱保护环的区域。不同于形成晶体管的区域的该区域必须重新形成，使得半导体器件的尺寸很可能增加。因此，需要一种具有更紧凑尺寸的可以防止闩锁的发生的半导体器件。

例如，在要求高击穿电压的电路（例如，液晶驱动器）中，其上集成的半导体器件的数目随着增加的性能和增加的功能动态地增加，比如需要增加半导体器件尺寸的半导体器件电路。除了用于防止闩锁的布局，还由于静电放电保护器件的应用，半导体器件的尺寸很可能增加。因此，即使在要求高击穿电压的电路中，需要防止闩锁的发生以及减小半导体器件的尺寸。

如上所述具有形成在其上的深沟槽的半导体器件不需要具有与形成晶体管的区域不同的区域，但是需要增加形成深沟槽的区域。在用于要求高击穿电压的电路的情形下，半导体器件的尺寸并不减小。具体而言，横向NPN双极晶体管200的基极区域的杂质浓度由P型半导体衬底101和P型阱区域104决定。因此，当它用于具有高击穿电压的晶体管时，杂质的浓度不能增加。相应地，形成深沟槽的区域增加并且另外，基极区域的宽度必须增加。因此，半导体器件的尺寸并不减小。

在具有形成在其上的深沟槽的半导体器件中，深沟槽130不影响由P型阱区域104、N型阱区域103和PMOS源极/漏极区域112构成的垂直PNP双极晶体管300的电流放大因子h_FE。因此，要求诸如形成阱保护环的对策。相应地，半导体器件的尺寸很可能增加。

如上所述，希望一种半导体器件，即使在形成要求高击穿电压的电路的情况中，它可以具有更加减小的尺寸并防止闩锁的发生。

发明内容

本发明考虑前文中描述的问题，且其目的是提供一种具有更加减小的尺寸且能够防止闩锁的发生的半导体器件。本发明还提供可以维持高击穿电压的半导体器件。