[发明专利]一种对高扇出的可编程门列阵进行布局布线的方法

说明书

技术领域

本发明涉及集成电路及电子设计自动化技术领域，特别涉及一种对高扇出的可编程门列阵(FPGA)进行布局布线的方法。

背景技术

FPGA是目前市场上广泛使用的可编程器件，具有开发周期短和成本低等优点。FPGA可以实现各种各样的应用，在FPGA设计的CAD软件流程中，布局布线是至关重要的一步。布局方法确定了实现电路功能需要的各逻辑单元块在FPGA中的位置，它的优化目标是把相连的逻辑单元块靠近放置以最大限度地减少所需要的布线资源，但有时也要平衡FPGA中所需要的布线密度或者最大限度提高电路速度。一旦确定了电路中所有逻辑单元块的位置，布线器就可打通合适的可编程开关以连接电路需要的所有逻辑单元块的输入和输出引脚。绝大多数FPGA的布线器有一套避免拥挤的策略以解决布线资源竞争问题。

在FPGA的应用中，高扇出是指在打包之后的网表信息中，一个源端连接多个漏端的情况(通常超过10个，如图2所示)，高扇出一般会对布局布线造成很大的困扰，因为它要占用大量的布线资源，而且在关键路径中也基本上都包含着具有高扇出的源端。在普通的布局布线过程中并没有针对高扇出做特别处理，这会导致大量的布线资源浪费，而且会增大电路的延时，甚至会导致电路无法布线成功。

绝大多数的电路都会有高扇出的存在，因此有必要针对高扇出的FPGA的布局布线方法进行改进。

发明内容

(一)要解决的技术问题

有鉴于此，本发明的主要目的在于提供一种对高扇出的可编程门列阵进行布局布线的方法，以实现对高扇出的可编程门列阵的布局布线进行改进。

(二)技术方案

为达到上述目的，本发明提供了一种对高扇出的可编程门列阵进行布局布线的方法，该方法包括：

读取可编程门列阵FPGA芯片结构信息和打包之后生成的网表信息；

根据读取的可编程门列阵FPGA芯片结构信息和网表信息对FPGA进行布局；

根据对FPGA的布局结果对FPGA进行布线；以及

生成布局布线结果，完成对FPGA的布局布线。

上述方案中，所述根据读取的可编程门列阵FPGA芯片结构信息和网表信息对FPGA进行布局的过程中，如果某移动的逻辑模块的漏端对应某高扇出的源端，则该布局包括：

判断在移动前此漏端对应的逻辑模块与源端对应的逻辑模块是否处于对齐方向；如果移动前此二者处于对齐方向，则降低此逻辑模块移动的几率；

判断在移动后此漏端对应的逻辑模块与源端对应的逻辑模块是否处于对齐方向；如果移动后此二者处于对齐方向，则提高此逻辑模块加移动的几率。

上述方案中，所述根据对FPGA的布局结果对FPGA进行布线的过程中，针对高扇出的源端所对应的漏端，该布线包括：

判断此漏端是否处于和源端对齐位置；

判断此漏端是否处于关键路径；

判断在源端的对齐方向上是否有其他对应漏端；以及

如果有多于一个的漏端处于对齐方向，则增加用长线连接源端与漏端的机会。

上述方案中，所述读取FPGA芯片结构信息和打包之后生成的网表信息的步骤中，所述FPGA芯片结构信息包括芯片中各种类型的逻辑单元块的位置、逻辑单元块的引脚名称、引脚位置、逻辑单元块输入引脚到输出引脚的延时、布线通道的宽度、互连线段的分布和延时及布线开关的位置、类型、延时；所述打包之后生成的网表信息包括打包之后生成的逻辑单元块的名称和类型、使用到的逻辑单元块的引脚、以及所有线网的源端和漏端。

上述方案中，所述根据读取的可编程门列阵FPGA芯片结构信息和网表信息对FPGA进行布局，采用模拟退火算法进行，该模拟退火算法是模仿逐渐冷却熔化金属以制造金属材料的退火过程，具有一成本函数Cost(S)，该成本函数Cost(S)如下：

Cost(S)＝(1-timing_tradeoff-Afac)*bb_cost+timing_tradeoff*timing_cost+Afac*alignment；

其中，timing_tradeoff为时序因子，用来调节延时对于布局的影响；bb_cost是线网边界框的值；timing_cost是时序值，Afac为加入的对齐因子，alignment为对齐值，且alignment初始值为0。所述对齐因子Afac是一个动态因子，其值与电路的高扇出数目的平方成反比关系，与电路的线网数目成正比关系。