[发明专利]半导体器件形成方法

说明书

技术领域

本发明涉及半导体领域，特别涉及一种半导体器件形成方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件为了达到更高的运算速度、更大的数据存储量、以及更多的功能，不断朝向更高的元件密度的方向发展。为了得到集成度高的半导体器件，现有的互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)晶体管的临界尺寸越来越小，对性能的要求也越来越高。为了获得较好的电学性能，通常需要通过控制载流子迁移率来提高驱动电流，进一步提高半导体器件性能。控制载流子的迁移率的关键要素是控制晶体管沟道中的应力。

目前，采用应力衬垫技术控制载流子迁移率，应力衬垫技术是指在NMOS晶体管上形成张应力衬垫层(tensile stress liner)，在PMOS晶体管上形成压应力衬垫层(compressive stress liner)，从而增大了PMOS晶体管和NMOS晶体管的驱动电流，提高了电路的响应速度。其中，尤其是使用双应力衬垫技术的集成电路能够提升24％的速度。

请参考图1至图5，在专利号为US7727834的美国专利中提供一种形成具有双应力衬垫层的半导体器件的方法，包括：

如图1所示，提供半导体基底100，所述半导体基底100表面形成有PMOS晶体管103、NMOS晶体管101，以及位于相邻PMOS晶体管103和NMOS晶体管101之间的传输结构102，在PMOS晶体管103和NMOS晶体管101中，导电结构104是栅电极层，在传输结构102中，导电结构104是信号传输线，所述PMOS晶体管103、NMOS晶体管101以及传输结构102的导电结构104表面还包括形成在顶部的金属硅化物层105；

如图2所示，形成覆盖所述半导体基底100、PMOS晶体管103、NMOS晶体管101以及传输结构102的张应力衬垫层106；

如图3所示，去除PMOS晶体管103和部分传输结构102上的张应力衬垫层106；

如图4所示，形成位于保留的张应力层106、PMOS晶体管103和传输结构102上的压应力衬垫层107；

如图5所示，去除所述张应力衬垫层106上的部分压应力衬垫层107，保留张应力衬垫层106和压应力衬垫层107在传输结构102的导电结构104上的部分重叠，并形成覆盖张应力衬垫层106和压应力衬垫层107的介质层110；

接着，如图6所示，刻蚀所述介质层110，形成分别暴露PMOS晶体管103的导电结构104的通孔113，暴露传输结构102的导电结构104的通孔112，暴露NMOS晶体管101的导电结构104的通孔111，所述通孔用于在后续工艺中形成导电插塞。

但是通过上述方法所形成的具有双应力衬垫层的半导体器件的性能不够好，会有漏电流产生。

发明内容

本发明解决的问题是提供一种半导体器件形成方法，以解决现有的具有双应力衬垫层的半导体器件的性能不够好，会有漏电流产生的问题。

为解决上述问题，本发明提供一种半导体器件形成方法，包括：

提供半导体基底，所述半导体基底包括第一区域、第二区域、位于第一区域和第二区域之间的第三区域，以及分别位于所述三个区域表面的导电结构；

在半导体基底上形成应力层，所述应力层包括覆盖第一区域和部分第三区域的第一应力衬垫层，以及覆盖第二区域和部分第三区域的第二应力衬垫层，所述第一应力衬垫层和第二应力衬垫层在第三区域的导电结构表面重叠，形成凸起；

形成覆盖所述应力层的介质层；

刻蚀所述介质层，形成分别位于第一区域和第二区域的第二凹槽，以及暴露所述凸起的第一凹槽；

在所述第二凹槽内形成填充层；

以填充层为掩膜，去除第一凹槽内的凸起；

去除所述第二凹槽中的填充层，刻蚀第一凹槽、第二凹槽内的应力层，直至形成分别暴露第一区域、第二区域、第三区域半导体基底的通孔。

可选地，位于所述第一区域表面的导电结构为PMOS晶体管栅极，所述第一应力衬垫层是压应力层；位于所述第二区域表面的导电结构是NMOS晶体管栅极，所述第二应力衬垫层是张应力层；位于所述第三区域表面的导电结构是信号传输结构。

可选地，所述半导体基底还包括位于导电结构的顶部的金属硅化物层。

可选地，形成所述应力层的步骤包括：

形成覆盖半导体基底的第一应力衬垫层；