[发明专利]一种抑制CMOS短沟道效应的方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种抑制CMOS短沟道效应的方法。

背景技术

在半导体制造过程中，随着半导体集成电路集成密度越来越高，半导体器件也越来越小，CMOS器件沟道也会相应的变短，而源衬、漏衬PN结分享沟道耗尽区电荷与沟道总电荷的比例将增大，从而导致栅控能力下降，形成短沟道效应（Short Channel Effect，简称SCE）。

短沟道效应是CMOS器件沟道长度缩小时常见的现象，它会造成阈值电压漂移，源漏穿通，在较高漏压下还会造成漏极感应势垒降低（ Drain induction barrier lower，简称DIBL）等特性，严重时甚至会造成CMOS器件性能失效。

当前，抑制短沟道效应已经成为热门课题，根据Yau提出的电荷共享模型推导出的阈值电压漂移公式 ：

根据上述公式，通过分别调节公式中三个参数C_ox、X_dm和X_j来抑制短沟道效应，即提高C_ox值，减小X_dm和减小源衬、漏衬PN结的结深X_j。如图1所示，针对X_dm的调节，即对沟道掺杂浓度N_b的调节，传统方法是在沟道下面进行埋层重掺杂，它一般是针对整个有源区进行埋层重掺杂，即源漏区也接收到这层掺杂，因为该杂质与源漏掺杂类型相反，从而会带来以下副作用（side effects）：1、会对源漏掺杂进行补偿，造成源漏寄生电阻值增大；2、会影响源衬、漏衬PN结的侧面轮廓（profile），造成它们的反偏漏电流增大；3、会增大源衬、漏衬PN结的结深X_j，从而对抑制SCE起反作用。

发明内容

本发明公开了一种抑制CMOS短沟道效应的方法，采用后栅极高介电常数金属栅工艺制备的CMOS结构至少包含一个第一半导体结构和一个第二半导体结构，且在第一、第二半导体结构各自所包含的栅槽中均填充有样本栅，对样本栅进行回蚀后，在栅槽的底部保留薄氧化层，其中，包括以下步骤：

步骤S1，于CMOS结构上旋涂光刻胶，曝光、显影后去除第一半导体结构区域上的光刻胶，形成第一光阻；

步骤S2，于从第一光阻中暴露的栅槽处进行角度倾斜离子注入工艺；

步骤S3，去除第一光阻，于CMOS结构上再次旋涂光刻胶，曝光、显影后去除第二半导体结构区域上的光刻胶，形成第二光阻；

步骤S4，于从第二光阻中暴露的栅槽处进行角度倾斜离子注入工艺；

步骤S5，去除第二光阻，激活上述注入的离子。

上述的抑制CMOS短沟道效应的方法，其中，所述第一半导体结构为NMOS结构，所述第二半导体结构为PMOS结构。

上述的抑制CMOS短沟道效应的方法，其中，所述步骤S2、S4中进行角度倾斜离子注入工艺至少包含有对第一、二半导体结构临近其漏极的沟道区域进行离子注入工艺，以在位于第一、二半导体栅槽下方临近其漏极处的沟道中形成埋层重掺杂区域。

上述的抑制CMOS短沟道效应的方法，其中，所述步骤S2中进行角度倾斜离子注入工艺中注入的离子为以B、BF₂、BF、In等元素为基的离子。

上述的抑制CMOS短沟道效应的方法，其中，所述步骤S4中进行角度倾斜离子注入工艺中注入的离子为以P、As等为基的离子。

上述的抑制CMOS短沟道效应的方法，其中，所述步骤S5中通过采用快速热处理、峰值退火或闪光退火工艺激活上述注入的离子。

综上所述，由于采用了上述技术方案，本发明提出一种抑制CMOS短沟道效应的方法，通过对CMOS器件沟道区域自对准掺杂，至少形成位于其沟道下靠近漏区的重掺杂埋层，同时源漏区域不受影响，从而能有效抑制短沟道效应，且工艺简单，易于实现和操作。

附图说明

图1是本发明背景技术中X_dm的示意图；

图2-7是本发明实施例一的流程示意图；

图8-13是本发明实施例二的流程示意图。

具体实施方式

下面结合附图对本发明的具体实施方式作进一步的说明：

实施例一：