[发明专利]消除接触孔工艺中桥接的方法

说明书

技术领域

本发明涉及半导体集成电路制造领域，特别地，涉及一种消除接触孔工艺中桥接(contact bridge)的方法。

背景技术

半导体集成电路以摩尔定律所预测的时间表向前推进，器件的特征尺寸向小尺寸结构发展，集成度不断提高。随着特征尺寸的不断细微化，单个芯片的集成度已高达10⁸～10⁹，而与此同时，对生产工艺的要求也越来越高，因此，在制造工艺中减少缺陷的尺寸和密度就变得非常关键。在尺寸100微米的晶体管上面有一个1微米的灰尘可能不是问题，但是对于一个1微米的晶体管来说会是一个导致器件失效的致命缺陷，所以特别是对化学气相淀积(CVD)薄膜制程提出了更高的要求。相同的淀积薄膜工艺下同样尺寸的10个缺陷，对90nm产品良率的影响不到2％，可是对65nm产品良率的影响却大于30％以上。

在目前的CVD制程中，由高密度等离子体化学气相淀积(HDP CVD)制程所带来的缺陷问题是最严重的，例如浅沟槽隔离(STI)介质的HDP CVD制程、作为层间介质层(ILD)的磷硅玻璃(PSG)的HDP CVD制程等。其中，作为ILD的PSG的HDP CVD工艺如果控制不好将会产生块状缺陷，引起后续制程的桥接，即：Contact Bridge，造成产品失效，具体参见附图1-4。

附图1显示了具有ILD的典型的CMOS结构。衬底10上具有N阱11和P阱12，STI结构13将N阱11和P阱12隔离。NMOS和PMOS的源漏极22，栅极21。由HDP CVD形成的ILD14覆盖在应变SiN包裹的NMOS和PMOS之上，ILD14中存在缺陷15，缺陷15例如工艺过程中难以预期的玷污颗粒。在形成ILD14之后，经过清洗、化学机械抛光(CMP)，缺陷15被除去，但是，在ILD14中留下了孔洞16，参见附图2。然后，参见附图3，通过ILD14，形成多个接触孔17，以引出电极。接着，参见附图4，进行导电材料填充，例如是Ti/TiN，在接触孔17中形成接触插塞19，但同时在孔洞16中也留下了部分导电材料，从而形成了桥接部件18。由于桥接部件18的存储，多个接触插塞17被桥接而短路，造成了电路失效。

因此，根据目前半导体制造流程对HDP CVD技术良率提升提出的进一步需求，需要开发一种消除接触孔工艺中桥接(contact bridge)的方法，以减少HDP CVD工艺沉积过程中产生的缺陷而避免电路失效。

发明内容

本发明提供一种消除接触孔工艺中桥接的方法，其中，包括：

对高密度等离子体化学气相淀积设备的反应腔室进行清洁，该清洁工艺包括设定清洁菜单，在上述清洁菜单中，在去除反应腔室的腔壁生长的SiO₂薄膜后，设置多步的适应性保护薄膜沉积工艺，用以在所述腔壁上形成叠层适应性保护薄膜，该叠层适应性保护薄膜保护所述腔壁，使所述腔壁在高密度等离子体化学气相淀积工艺中不会受到等离子体的损伤。

在本发明的方法中，所述适应性保护薄膜的材料为SiO₂、Si₃N₄、SiON中的一种或多种。

在本发明的方法中，所述叠层适应性保护薄膜为SiO₂、Si₃N₄、SiON薄膜中的一种或多种形成的叠层；优选地，叠层适应性保护薄膜为多层SiO₂形成的叠层；更优选地，叠层适应性保护薄膜为多层富硅SiO₂形成的叠层，富硅SiO₂的折射率大于1.5，或者，叠层适应性保护薄膜为多层富氧SiO₂形成的叠层，富氧SiO₂的折射率小于1.5；其中，在多步的适应性保护薄膜形成工艺中，交替改变薄膜沉积的SiH₄和O₂气体流量的比值，以获得不同折射率组分的薄膜覆盖，提高适应性保护薄膜的致密性。

在本发明的方法中，在多步的适应性保护薄膜形成工艺中，交替改变薄膜沉积的射频功率的参数，以提高适应性保护薄膜的均匀性和致密性；优选地，改变的射频功率参数包括改变等离子体分布浓度和方向。

在本发明的方法中，还包括在沉积一层或任意多层适应性保护薄膜后，在腔体保养维护时对所述腔室的侧壁进行增加粗糙度的擦刮，改善表面性能，提高适应性保护薄膜的粘附性。