[发明专利]半导体封装结构以及半导体封装工艺有效

申请号：	201110209931.9	申请日：	2011-07-26
公开（公告）号：	CN102244062A	公开（公告）日：	2011-11-16
发明（设计）人：	陈光雄;王圣民;张勖帆	申请（专利权）人：	日月光半导体制造股份有限公司
主分类号：	H01L23/488	分类号：	H01L23/488;H01L21/60
代理公司：	北京市柳沈律师事务所 11105	代理人：	彭久云
地址：	中国台***	国省代码：	中国台湾;71
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摘要：
搜索关键词：	半导体封装结构以及工艺
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【说明书】：

技术领域

本发明涉及一种封装结构以及封装工艺，且特别是涉及一种可提供良好引线接合效果的封装结构以及封装工艺。

背景技术

集成电路的封装是半导体后段工艺中相当重要一部分，其目的是使加工完成后的每一颗芯片受到保护，并且使芯片上的焊垫与印刷电路板(PCB)达成电性连接。印刷电路板及芯片承载(chip carrier)基板上有许多焊点(solder joints)，且这些焊点与印刷电路板或芯片承载基板的线路层的接触面，在焊接前需经表面处理(surface finish)或金属化(Metallization)。举例来说，可在线路层的焊垫上形成镍-钯(Ni/Pd)或金-镍(Au/Ni)的双金属层或镍-钯-金(Ni/Pd/Au)的三金属层等表面处理方式。

发明内容

本发明提供一种封装结构，其可改善引线接合效果以及提升工艺良率。

本发明提供一种封装工艺，用以制作前述封装结构。

本发明提供一种半导体封装结构，包括基板、芯片、至少一金属叠层以及至少一铜导线，基板具有承载面，且承载面上设有至少一第一接垫，芯片具有第一表面以及相对于第一表面的第二表面，芯片通过第二表面贴附于基板的承载面，且第一表面上设有至少一第二接垫，金属叠层设置于第一接垫上，每一金属叠层包括镍层、钯层以及金层，其中钯层位于镍层与金层之间，而镍层位于钯层与第一接垫之间，且镍层的厚度大于等于1.5微米，小于等于3微米，铜导线分别连接于第二接垫与相应的金属叠层之间，以电性连接芯片与基板的第一接垫。

本发明提供一种半导体封装结构，包括基板、芯片、至少一第一金属叠层、至少一第二金属叠层、至少一铜导线以及焊球，基板具有第一承载面以及相对应于第一承载面的第二承载面，且第一承载面上设有至少一第一接垫，第二承载面上设有至少一第三接垫，芯片具有第一表面以及相对于第一表面的第二表面，芯片通过第二表面贴附于基板的第一承载面，且第一表面上设有至少一第二接垫，第一金属叠层设置于第一接垫上，第二金属叠层设置于第三接垫上，第一金属叠层和第二金属叠层分别包括镍层、钯层以及金层，其中钯层位于镍层与金层之间，而镍层位于钯层与第一接垫之间，且镍层的厚度大于等于1.5微米，小于等于3微米，铜导线分别连接于第二接垫与相应的第一接垫上的金属叠层之间，以电性连接芯片与基板的第一接垫，焊球配置于第二金属叠层上。

本发明提供一种半导体封装工艺，包括提供基板，其具有承载面，且承载面上设有至少一第一接垫。形成镍层于每一第一接垫上，其中镍层的厚度大于等于1.5微米，小于等于3微米，形成钯层于每一镍层上，形成金层于每一钯层上，贴附芯片至承载面。芯片具有朝向基板的第二表面以及相对于第二表面的第一表面，第一表面上设有至少一第二接垫。接合至少一铜导线于第二接垫与相应的金属叠层之间，以电性连接芯片与基板的第一接垫。

基于上述，本发明将金属叠层中的镍层厚度设定为1.5微米至3微米之间，以在工艺容许的范围内调整金属叠层的硬度，使引线的难度降低，且导线较不易于引线的过程中断裂，进而提升工艺良率以及提高引线接合效果。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1A是本发明实施例的半导体封装结构的剖面示意图。

图1B是图1A的部分构件俯视示意图。

图2为本发明另一实施例的半导体封装结构的剖面示意图。

图3是金属叠层的硬度与其镍层厚度的关系示意图。

图4A是本发明实施例的封装工艺的步骤一的示意图。

图4B是本发明实施例的封装工艺的步骤二的示意图。

图4C是本发明实施例的封装工艺的步骤三的示意图。

附图标记说明

100：半导体封装结构 110：基板